形成半导体结构的方法与流程

1.本发明实施例内容是有关于一种形成半导体结构的方法，特别是有关于一种使栅极间隔物的顶部厚度小于底部厚度的形成半导体结构的方法，以减少结构性缺陷的形成。


背景技术：

2.半导体集成电路(integrated circuit，ic)产业已经历了快速的成长。集成电路(ic)的材料与设计的技术发展已经创造了集成电路的多个世代，且各个世代具有相较于前一世代更小且更复杂的电路。在集成电路演进的历程中，功能密度(例如单位晶片芯片面积的互连装置数量)已经普遍地增加，同时伴随着几何尺寸的缩小(几何尺寸是指可以使用制程形成的最小部件(或线)的尺寸)。这样的尺寸缩减的过程普遍地可以为提升生产效率与降低相关成本带来了益处。但这样的尺寸缩减也增加了集成电路的制程和制造上的复杂性。
3.随着集成电路(ic)的技术不断的进步，各种部件之间的间距被缩短以适应对于更高的装置密度的需求。虽然以缩减的长度尺寸形成栅极堆叠(gate stacks)和栅极间隔物(gate spacers)的方法，普遍来说是适当的，但是它们并不是在所有方面都完全地令人满意。例如，缩小的栅极间距可能无意地导致了集成电路装置中的结构缺陷和装置性能受损。因此，需要改进以缩减的长度尺寸形成栅极间隔物的方法。


技术实现要素：

4.本发明的一些实施例提供一种形成半导体结构的方法，此方法包括在一半导体层(semiconductor layer)的上方形成一虚置栅极堆叠(dummy gate stack)，在前述虚置栅极堆叠的上方形成一间隔层(spacer layer)，以及处理前述间隔层，使得前述间隔层的底部部分具有比间隔层的顶部部分更大的厚度。此方法还包括对前述处理过的间隔层的部分进行蚀刻，使得前述处理过的间隔层的留下部分沿着前述虚置栅极堆叠的侧壁设置，并且之后在与处理过的间隔层的留下部分相邻的前述半导体层中形成一源极/漏极部件(source/drain feature)。
5.本发明的一些实施例提供一种形成半导体结构的方法，此方法包括在一基底的上方形成一半导体鳍部(semiconductor fin)、在前述半导体鳍部的上方形成一虚置栅极堆叠、在前述虚置栅极堆叠的上方沉积一介电层，以及选择性的蚀刻前述介电层，使得前述介电层的一顶部部分和一底部部分形成一阶梯式轮廓(step profile)。此方法还包括去除部分的前述介电层以形成一栅极间隔物(gate spacer)，以及之后在与前述栅极间隔物相邻的前述半导体鳍部中形成一源极/漏极部件。
6.本发明的一些实施例提供一种形成半导体结构的方法，此方法包括形成一半导体结构，前述半导体结构包括一虚置栅极堆叠，前述虚置栅极堆叠是设置在从一基底突出的一鳍部的上方；在前述虚置栅极堆叠的上方形成一栅极间隔层(gate spacer layer)；以及处理前述栅极间隔层以形成一阶梯式轮廓，其中前述栅极间隔层的一底部部分是自前述栅
极间隔层的一顶部部分延伸。此形成半导体结构的方法还包括对处理后的前述栅极间隔物进行蚀刻，以沿着前述虚置栅极堆叠的一侧壁形成一栅极间隔物(gate spacer)。此形成半导体结构的方法还包括在与前述栅极间隔物相邻的鳍部中形成一源极/漏极部件，并且之后以一金属栅极堆叠(metal gate stack)替换前述虚置栅极堆叠。
附图说明
7.借由以下的详细描述配合所附图式，可以更加理解本发明实施例的内容。需强调的是，根据产业上的标准惯例，许多部件(feature)并未按照比例绘制。事实上，为了能清楚地讨论，各种部件的尺寸可能被任意地增加或减少。
8.图1a和图1b绘示根据本公开的多个实施例，形成一半导体装置的一示例性方法的流程图。
9.图2绘示根据本公开的多个实施例，形成一示例性半导体装置的三维透视图。
10.图3、图4、图5a图5b、图6、图7、图8、图9、图10、图11、图12、图13、图14、图15、图16和图17是根据本公开的多个实施例的图1a、图1b的方法的中间步骤，例如沿着图2中所示的剖面线a-a'所绘制的半导体装置的剖面示意图。
11.其中，附图标记说明如下：
12.100：方法
13.102，104，106，107，108，110，112，114，116，118，120，122，124：步骤
14.200：装置(半导体装置)
15.202：基底(半导体基底)
16.204：鳍部(鳍部主动区)
17.205：通道层
18.208：隔离部件
19.210a，210b：虚置栅极堆叠(占位栅极)
20.212，214：硬质掩膜
21.216：栅极间隔物
22.216a：第一间隔层
23.216a_bot：第一间隔层的底部部分
24.216a_top：第一间隔层的顶部部分
25.216b：第二间隔层
26.218：牺牲层
27.220：源极/漏极凹槽
28.224：源极/漏极部件
29.230：蚀刻停止层
30.232：层间介电层
31.240a，240b：金属栅极堆叠
32.242：内部间隔物
33.250：金属硅化物层
34.252：源极/漏极接触件
图17描述方法100。特别是，图3、图4、图5a、图5b、图6、图7、图8、图9、图10、图11、图12、图13、图14、图15、图16和图17是根据本公开的一些实施例的方法100的中间步骤中，例如沿着图2中所示的剖面线a-a'所绘制的装置200的剖面示意图。
46.装置200可以是在一集成电路结构的制程期间所制造的一中间装置，或者是中间装置中的一部分，装置200可以是包括静态随机存取存储器(static random-access memory，sram)装置、逻辑装置、输入/输出(i/o)装置、被动元件例如电阻器、电容器和电感器、以及主动元件例如鳍式场效晶体管(finfet)、纳米片(nanosheet)场效晶体管(也称为全绕式栅极(gate-all-around；gaa)场效晶体管(fets))、金属氧化物半导体场效晶体管(mosfet)、互补式金属氧化物半导体(complementary metal-oxide semiconductor，cmos)晶体管、双极性晶体管(bipolar transistors)、高压晶体管、高频晶体管以及/或其他晶体管。在一些实施例中，装置200被制造为一集成电路结构中的一静态随机存取存储器装置，此集成电路结构还包括一逻辑装置、一输入/输出(i/o)装置、以及前述装置的组合。本公开不限于任何特定数量的装置或是装置区域，或是任何特定的装置配置。例如，虽然图示的装置200是一种特定的三维装置，但是本公开也可提供用于制造平面装置(planar devices)的实施例。可以对装置200添加额外的部件，并且可以在装置200的其他实施例中替换、修改或消除下面描述的一些部件。
47.在步骤102，参照图1a和图2，方法100提供一工件(workpiece)，此工件至少包括一半导体基底(以下称为基底)202、从基底202突出并沿着x轴方向的鳍部主动区(fin active regions)(或鳍部)204、隔离部件(isolation features)208是分隔鳍部204的底部部分、以及设置在鳍部204的通道区域(channel regions)的上方并且沿着通常垂直于x轴方向的y轴方向的数个虚置栅极堆叠(dummy gate stacks)(或称占位栅极(placeholder gates))210a和210b。
48.半导体基底202可以包括一元素(单元素)半导体(an elemental(single element)semiconductor)，例如硅(si)、锗(ge)、以及/或其他合适的材料；一化合物半导体(compound semiconductor)，例如碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、锑化铟以及/或其他合适的材料；一合金半导体(alloy semiconductor)，例如硅锗(sige)、磷化镓砷(gaasp)、砷化铝铟(alinas)、砷化铝镓(algaas)、砷化镓铟(gainas)、磷化镓铟(gainp)、磷砷化镓铟(gainasp)、以及和/或其他合适的材料。半导体基底202可以是具有均匀组成的一单层材料层。或者，半导体基底202可以包括多个材料层，其具有适用于集成电路装置制造的相似组成或是不同组成。
49.在半导体基底202包括场效晶体管(fet)的一些示例中，各种掺杂区域可以设置在半导体基底202之中或之上。掺杂区域可以掺杂有n型掺杂物(n-type dopants)，例如磷或砷，以及/或掺杂有p型掺杂物，例如硼或bf2，视设计要求而决定。掺杂区域可以直接形成在半导体基底202上、在一p型井结构中、在一n型井结构中、在一双井结构(dual-well structure)中，或者使用一抬升结构(raised structure)形成这些掺杂区域。掺杂区域可以通过掺杂物原子的布植、原位(in-situ)掺杂外延生长、以及/或其他合适的技术而形成。而上述这些示例仅用于说明目的，并非用以作为限制本公开之用。
50.鳍部204可以使用合适的制程制造，包括光刻制程和蚀刻制程。光刻制程可以包括形成覆盖在基底202上方的一光刻胶层(或称抗蚀层)、对光刻胶层进行曝光以形成一图案、
进行曝光后烘烤制程(post-exposure bake processes)以及对光刻胶层进行显影(developing)，以形成包含光刻胶的一掩膜元件(masking element)(未于图中示出)。然后使用此掩膜元件在基底202中蚀刻出凹槽(recesses)，而留下突出于基底202之上的鳍片204。前述蚀刻制程可以包括干式蚀刻、湿式蚀刻、反应性离子蚀刻(reactive ion etching，rie)、其他合适的制程、或前述制程的组合。
51.有许多其他实施例的方法可适合用于形成鳍部204。例如，可以使用双重图案化(double-patterning)或多重图案化(multi-patterning)制程，以对鳍部204进行图案化步骤。一般而言，双重图案化或多重图案化制程结合了光刻制程和自对准制程(self-aligned process)，所制造出来的图案的间距(pitches)比起例如使用单一、直接的光刻制程可获得的图案的间距还要更小。例如，在一些实施例中，在基底上形成一牺牲层，并使用光刻制程进行图案化。使用自对准制程在图案化的牺牲层旁边形成间隔物(spacers)。之后去除牺牲层，然后可以使用留下的间隔物或芯轴(mandrels)来对鳍部204进行图案化。
52.在一些实施例中，如本文所述，每个鳍部204都包括一单层半导体层，例如一硅层。在其他实施例中，每个鳍部204可以包括在基底202之上的一多层堆叠(multi-layer stack；ml)，此多层堆叠包括交替设置的不同的半导体层，其中这些半导体层的其中一者是作为一通道层(channel layer)(例如，在图17中所绘示出的通道层205)，而这些半导体层的其他一者则为一非通道层(non-channel layer)。此非通道层是在后续制程步骤中会被去除的一牺牲层，而通道层保留在装置200中并与随后形成的金属栅极堆叠(metal gate stack)接合。前述通道层和非通道层具有不同的组成。例如，前述通道层可以包括硅(si)，而前述非通道层可以包括硅锗(sige)。在一些示例中，每个多层堆叠(ml)可以包括总共三对到十对交替设置的半导体层。
53.在一些实施例中，形成多层堆叠(ml)包括在一系列的外延制程中交替的生长通道层和非通道层。每个外延制程可以包括化学气相沉积(chemical vapor deposition；cvd)技术(例如，气相外延(vapor-phase epitaxy；vpe)、超高真空化学气相沉积(ultra-high vacuum cvd；uhv-cvd)、低压化学气相沉积(low-pressure cvd；lp-cvd)、以及/或等离子体辅助化学气相沉积(plasma-enhanced cvd；pe-cvd))、分子束外延(molecular beam epitaxy)、其他合适的选择性外延生长(selective epitaxial growth；seg)制程、或前述方法的组合。每个外延制程可以使用气态前驱物以及/或液态前驱物，它们与下方的基底的组成成分可以相互作用。在一些示例中，多层堆叠的层可以形成为纳米片(nanosheets)、纳米线(nanowires)或纳米棒(nanorods)。
54.隔离部件208可以包括氧化硅(一氧化硅以及/或二氧化硅)、硼磷硅玻璃(borophosphosilicate glass；bpsg)、掺氟硅玻璃(fluoride-doped silicate glass；fsg)、磷硅酸盐玻璃(phosphosilicate glass；psg)、掺硼硅玻璃(boron-doped silicate glass；bsg)、低介电常数(介电常数小于氧化硅的介电常数，约为3.9)的介电材料、其他合适的材料、或前述材料的组合。其他的隔离结构，例如场氧化物、硅的局部氧化(local oxidation of silicon；locos)以及/或其他合适的结构，也可以实施做为隔离部件208。在一些示例中，隔离部件208可以包括一多层结构，例如，具有一层或多层的热氧化物衬层(thermal oxide liner layers)。在这些实施例中，形成隔离部件208包括在基底202的上方沉积一介电材料，因而填充分隔鳍部204的沟槽(trenches)，之后应用一种或多种化学机
械平坦化(chemical mechanical planarization；cmp)制程以平坦化装置200，以及接着对部分的介电材料进行回蚀刻以形成隔离部件208，使得隔离部件208的顶面低于鳍部204的顶面。可以通过任何合适的方法沉积前述的介电材料，例如化学气相沉积(cvd)、流动式化学气相沉积(flowable cvd；fcvd)、旋转涂布玻璃(spin-on-glass；sog)、其他合适的方法、或前述方法的组合。在沉积和平坦化隔离材料之后，可以应用一固化制程(curing process)。
55.仍参照图2和图3，虚置栅极堆叠210a和210b的每一个可以包括一多晶硅层，此多晶硅层是设置在一选择性的介电层和一界面层(未示出)的上方，并且在形成装置200的其他部件之后，每个虚置栅极堆叠210a和210b的至少一些部分随后被高介电常数(介电常数大于二氧化硅的介电材料，约为3.9)的金属栅极堆叠(high-k metal gate stack；hkmg)所取代。这些虚置栅极堆叠210a和210b可以是通过一系列的沉积和图案化制程所形成。例如，虚置栅极堆叠210a和210b可以通过在鳍部204上方沉积一多晶硅层，并对此多晶硅层进行一非等向性蚀刻制程(anisotropic etching process)(例如，一干式蚀刻制程)以去除部分的多晶硅，而形成虚置栅极堆叠210a和210b。对于包括界面层的实施例，界面层可以包括一氧化物材料，例如一氧化硅(sio)以及/或二氧化硅(sio2)，并且可以通过热氧化、化学氧化、其他合适的方法、或前述方法的组合而形成。
56.在这些实施例中，参照图3，方法100包括在虚置栅极堆叠210a和210b的上方形成一硬质掩膜(hard mask；hm)212和另一硬质掩膜(hm)214。在本实施例中，硬质掩膜212和硬质掩膜214被配置为在后续制造制程期间保护虚置栅极堆叠210a和210b的顶部。在这些实施例中，硬质掩膜212和硬质掩膜214分别可包括氮化硅(sin)、一氧化硅(sio)以及/或二氧化硅(sio2)、含碳氮化硅(carbon-containing silicon nitride；sicn)、含碳氧化硅(carbon-containing silicon oxide；sioc)、含氧氮化硅(oxygen-containing silicon nitride；sion)、硅、碳和氧掺杂的氮化硅(carbon-and-oxygen-doped silicon nitride；siocn)、低介电常数的介电材料、其他合适的材料、或前述材料的组合，可使硬质掩膜212和硬质掩膜214在组成上不同。在一个这样的示例中，硬质掩膜212可以包括氧化硅，且硬质掩膜214可以包括氮化硅。硬质掩膜212和硬质掩膜214可以通过任何合适的方法形成，例如化学气相沉积(cvd)、原子层沉积(atomic layer deposition；ald)、其他合适的方法、或前述方法的组合。如下所讨论，随后去除硬质掩膜212和硬质掩膜214，并且是在去除虚置栅极堆叠210a和210b以形成它们相应的金属栅极堆叠(hkmg)之前先去除硬质掩膜212和214。
57.现在参照图4，根据方法100的步骤104，是在虚置栅极堆叠210a和210b的上方形成第一间隔层(first spacer layer)216a。第一间隔层216a可以包括氮化硅(sin)、氮碳化硅(sicn)、碳氧化硅(sioc)、氮氧化硅(sion)、氮碳氧化硅(siocn)、一氧化硅/二氧化硅(sio/sio2)、氧化铝(al2o3)、氧化铪(hfo2)、低介电常数的介电材料、其他合适的材料、或前述材料的组合。在一些实施例中，第一间隔层216a通过任何合适的方法例如化学气相沉积(cvd)、原子层沉积(ald)、物理气相沉积(physical vapor deposition；pvd)、其他合适的方法、或前述方法的组合，而被沉积为一毯覆式介电层(blanket dielectric layer)于装置200的上方。在一些实施例中，第一间隔层216a构成栅极间隔物216的一部分，栅极间隔物216还可包括如下详述的额外的间隔层(例如，一第二间隔层216b)。
58.此后，方法100继续通过在第一间隔层216a的底部上方形成一牺牲层218，来选择
性的减薄第一间隔层216的部分，使得第一间隔层216a的顶部暴露出来。在一些实施例中，方法100是分别通过进行步骤106和步骤107来形成牺牲层218，如图5a和图5b所示。在替代性的实施例中，方法100通过进行如图6所示的步骤108来形成牺牲层218。
59.随着集成电路装置的不断进步，装置部件之间的间距(spacings)也相应的缩小。相邻的栅极间隔物之间的间距减小，这可能额外地或替代地是由为了降低装置电容而增加的间隔物厚度所引起，可能导致关于装置性能的无意的后果。在一个示例中，通过限制在蚀刻制程期间提供的蚀刻剂的量，栅极间隔物之间的变窄间距可以减小形成在鳍部204中的源极/漏极凹槽(s/d recess)的深度(蚀刻不足)。在另一个示例中，当外延生长源极/漏极部件时，变窄的间距可能会抑制气体物质的转移，导致相邻的栅极间隔物之间过量气体物质的滞留时间延长，随后在源极/漏极部件上方的位置处形成非晶形的半导体材料。在又一示例中，与源极/漏极凹槽的蚀刻不足类似，栅极间隔物之间的间距减小可能会阻止足够的蚀刻剂渗透到栅极堆叠之间，导致接触开口(contact opening)没有完全的延伸以暴露出下方的源极/漏极部件。这些实施例提供了形成厚度沿其高度调整的栅极间隔物的方法，使得栅极间隔物的顶部之间的分隔距离(separation distance)相对于栅极间隔物的底部之间的分隔距离更大，并且至少部分的栅极间隔物的厚度维持在可以满足减少寄生电容的目的。
60.参照图5a，根据方法100的步骤106，在一沉积制程302中，是于装置200的上方形成牺牲层218，使得牺牲层218完全的填充虚置栅极堆叠210a和210b之间的空间。在本实施例中，牺牲层218具有与第一间隔层216a不同的组成，使得其相对于装置200的至少这些组件表现出足够的蚀刻选择性(etching selectivity)。在一些实施例中，牺牲层218包括一种聚合材料，例如用于一多层光刻胶材料中的底部抗反射涂层(bottom anti-reflective coating，barc)的材料。在一些实施例中，牺牲层包括氧化物，例如氧化硅(sio以及/或sio2)。不同于第一间隔层216a的其他的合适材料也可以应用于本实施例中。牺牲层218可以通过任何合适的方法形成，例如化学气相沉积(cvd)、流动式化学气相沉积(fcvd)、旋转涂布玻璃(sog)、其他合适的方法、或前述方法的组合。在一些实施例中，进行一化学机械平坦化制程，以暴露出第一间隔层216a的顶部。在本实施例中，牺牲层218形成为大于栅极高度(gate height)gh的厚度h1，栅极高度gh定义了虚置栅极堆叠210和210b的高度。
61.随后，参照图5b，根据方法100的步骤107，在一蚀刻制程304中使部分的牺牲层218下凹，使得牺牲层218的留下部分围绕着第一间隔层216a的底部部分(bottom portions)216a_bot，留下第一间隔层216a的顶部部分216a_top被暴露出来。在本实施例中，前述的蚀刻制程304是选择性的去除牺牲层218，但是并不去除或者基本上不去除第一间隔层216a的部分。
62.如本文中所描述的，牺牲层218的留下部分是由厚度h2所定义，厚度h2小于厚度h1。在一些实施例中，厚度h2决定了第一间隔层216a的底部部分216a_bot的高度，因此可以根据不同的设计需求而进行调整。为了控制厚度h2，可以调整蚀刻制程304的各种蚀刻参数。例如，可以调整蚀刻制程304的持续时间。在一些示例中，厚度h2可以是大约5nm到大约50nm。
63.参照图6，根据方法100的步骤108，是在一沉积制程306中沉积牺牲层218，以覆盖第一间隔层216a的底部部分216a_bot。在本实施例中，沉积制程306与沉积制程302的不同
之处在于，控制沉积制程306以将牺牲层218直接形成为具有厚度h2，厚度h2小于厚度h1。在一些实施例中，控制沉积制程306的持续时间以达到厚度h2。就这一个方面而言，沉积制程306可以实施比沉积制程302更短的持续时间。
64.现在参照图7，方法100从步骤107或步骤108进行到步骤110，以在一蚀刻制程308中部分地去除第一间隔层216的暴露的顶部部分(exposed top portions)216a_top。在一些实施例中，蚀刻制程308被配置为选择性的蚀刻暴露出的第一间隔层216的顶部部分216a_top，但不会蚀刻或基本上不蚀刻牺牲层218或者与牺牲层218相邻的第一间隔层216的底部部分216a_bot。前述的蚀刻制程308的实施可以使蚀刻剂被配置为可以有明显高于牺牲层218的速率去除第一间隔层216a。因此，填充第一间隔层216的底部部分216a_bot之间的空间的牺牲层218，可以避免或者基本上避免第一间隔层216a的底部部分216a_bot不会在蚀刻制程308中被蚀刻。
65.在蚀刻制程308期间实施的蚀刻剂的选择，可以基于预期用于第一间隔层216和牺牲层218的材料的特定类型来确定。在一些实施例中，前述的蚀刻制程308是一干式蚀刻制程、一湿式蚀刻制程、一反应性离子蚀刻(rie)制程、其他合适的蚀刻制程、或是前述制程的组合。在一些实施例中，蚀刻制程308从所有方向对第一间隔层216的暴露的顶部部分216a_top进行蚀刻，使得第一间隔层216的顶部部分216a_top可以具有均匀的或者基本上均匀的厚度。
66.在所示出的实施例中，第一间隔层的底部部分216a_bot的厚度是由厚度t1所定义，并且第一间隔层的蚀刻后的顶部部分216a_top的厚度是由厚度t2所定义，其中厚度t2小于在进行蚀刻制程308之后的厚度t1。换言之，底部部分216a_bot从顶部部分216a_top侧向的突出。换言之，底部部分216a_bot之间的一分隔距离(separation distance)s1是小于顶部部分216a_top之间的一分隔距离s2。在一些实施例中，控制蚀刻制程308的持续时间，以调整厚度t2。
67.在一些实施例中，厚度t2与厚度t1的比值为大约0.2至大约0.9。在一方面，如果厚度t2与厚度t1的比值小于大约0.2，则第一间隔层216a的顶部部分216a_top可能太薄，而不能在随后形成的金属栅极堆叠(hkmg)和相邻的导电部件(例如，源极/漏极接触件)之间提供足够的绝缘。另一方面，如果厚度t2与厚度t1的比值大于约0.9，则分隔距离s2可能不会足够大到以减少例如源极/漏极凹槽蚀刻不足、与形成源极/漏极部件相关的缺陷、以及上述接触开口的蚀刻不足等多项缺点。在一些示例中，厚度t2可以是大约0.5nm到大约5nm。
68.参照图1b和图8，根据方法100的步骤112，在一蚀刻制程310中从装置200去除牺牲层218。在一些实施例中，前述蚀刻制程310被配置为选择性的去除牺牲层218，而并不去除或基本上不去除第一间隔层216。因此，蚀刻制程310的实施所使用的蚀刻剂是与前述的蚀刻制程308期间实施的蚀刻剂不同。蚀刻制程310可以是一湿式蚀刻制程、一干式蚀刻制程、一反应性离子蚀刻(rie)制程、其他合适的蚀刻制程、或是前述制程的组合。对于牺牲层218包括聚合物材料的实施例，例如在底部抗反射涂层(barc)中所使用的一聚合物材料，蚀刻制程310可以是一光刻胶剥除制程(resist stripping process)，或者是一等离子体灰化制程(plasma ashing process)。
69.参照图9和图10，根据方法100的步骤114，在被蚀刻的第一间隔层216a上方形成一第二间隔层(second spacer layer)216b，而产生栅极间隔物(gate spacers)216。第二间
隔层216b可以包括氮化硅(sin)、氮碳化硅(sicn)、碳氧化硅(sioc)、氮氧化硅(sion)、氮碳氧化硅(siocn)、氧化铝(al2o3)、氧化铪(hfo2)、低介电常数的介电材料、其他合适的材料、或前述材料的组合。在一些实施例中，第二间隔层216b的组成成分是不同于第一间隔层216a的组成成分。例如，第一间隔层216a可以包括氮化硅，并且第二间隔层216b可以包括碳氧化硅。在一些实施例中，第一间隔层216a具有比第二间隔层216b还低的介电常数值。在此实施例中，参照图9，通过合适的方法，例如化学气相沉积(cvd)、原子层沉积(ald)、物理气相沉积(pvd)、其他合适的方法、或前述方法的组合，可将第二间隔层216b沉积为一毯覆层(blanket layer)于装置200的上方。随后，参照图10，根据方法100，是非等向性的去除沉积在虚置栅极堆叠210a的顶面、虚置栅极堆叠210b的顶面、鳍部204的顶面上方的第一间隔层216a的部分以及第二间隔层216b的部分，而留下沿着虚置栅极堆叠210a和210b的侧壁设置的位于第一间隔层216a和第二间隔层216b上方的部分，而形成栅极间隔物216。在一些实施例中，如本文所绘示的，第二间隔物层216b的留下部分是垂直的延伸第一间隔层216a的突出的底部部分216a_bot，使得栅极间隔物216的侧壁变得连续。如下文将讨论的，第二间隔层216b是牺牲间隔层，其在形成金属栅极堆叠(hkmg)以代替虚置栅极堆叠210a和210b之前，第二间隔层216b会被去除。
70.参照图11和图12，根据方法100的步骤116，形成与栅极间隔物216相邻的源极/漏极部件(s/d features)224。参照图11，根据方法100，首先在相邻的栅极间隔物216之间形成源极/漏极凹槽(s/d recesses)220。源极/漏极凹槽220可以通过一干式蚀刻制程、一湿式蚀刻制程、一反应性离子蚀刻(rie)制程、其他合适的蚀刻制程、或是前述制程的组合而形成。可以调节蚀刻制程的各种参数，包括例如持续时间、温度、压力、来源功率、偏置电压、偏置功率以及/或蚀刻剂的流速，以控制源极/漏极凹槽220的深度d1。随后，可以进行一清洗制程(cleaning process)，使用氢氟酸(hydrofluoric acid，hf)溶液或其他合适的溶液来清洗源极/漏极凹槽220。
71.由于在步骤110中选择性的减薄第一间隔层216，相邻的栅极间隔层216之间的顶部开口已经变宽，从而允许源极/漏极凹槽220可以形成到深度d1。相较于不对于第一间隔层216的顶部部分216a_top进行减薄的情况而言，相邻的栅极间隔层216之间的顶部开口会较窄，这可能会限制用于形成源极/漏极凹槽220的蚀刻剂的渗透，而导致所形成的源极/漏极凹槽(由虚线勾画)的深度d2小于深度d1。
72.对于鳍部204包括多层堆叠(ml)的实施例，在形成外延的源极/漏极部件224之前，根据方法100，首先在源极/漏极凹槽220中的暴露出的非通道层(未示出)的侧壁上，形成内部间隔物(inner spacers)242(见图17)。内部间隔物242可以包括任何合适的介电材料，例如氮化硅(sin)、一氧化硅以及/或二氧化硅(sio以及/或sio2)、氮碳化硅(sicn)、碳氧化硅(sioc)、氮氧化硅(sion)、氮碳氧化硅(siocn)、低介电常数的介电材料、其他合适的介电材料、或前述材料的组合。内部间隔件242可以各自被配置为包括本文提供的介电材料的组合的一单层结构或一多层结构。在一些实施例中，内部间隔物242具有与栅极间隔物216不同的组成。内部间隔物242可以在一系列蚀刻和沉积制程中形成。例如，形成内部间隔物242首先可以通过合适的蚀刻制程(例如干式蚀刻制程)，从相对于通道层205选择性的去除非通道层的部分，以形成沟槽(未示出)。随后，在沟槽中形成一层或多层的介电层，接着进行一或多个蚀刻制程，以移除(即回蚀)沉积在通道层205的暴露表面上的过量的介电层，从而形
成内部间隔物242。前述一个或多个介电层可以通过任何合适的方法沉积，例如通过原子层沉积(ald)、化学气相沉积(cvd)、物理气相沉积(pvd)、其他合适的方法、或前述方法的组合，而沉积前述一个或多个介电层。
73.参照图12，根据方法100，然后在s/d凹槽220中形成外延的源极/漏极部件(epitaxial s/d features)224。这些外延的源极/漏极部件224中的每一个源极/漏极部件可以适合于形成一p型场效晶体管装置(例如，包括p型外延材料)，或是替代地，适合于形成一n型场效晶体管装置(例如，包括n型外延材料)。p型外延材料可以包括掺杂有p型掺杂物的一个或多个外延的硅锗(epi sige)层，前述p型掺杂物例如是硼、锗、铟、以及/或其他p型掺杂物。n型外延材料可以包括掺杂有n型掺杂物的一个或多个外延的硅(epi si)层或外延的硅碳(epi sic)层，前述n型掺杂物例如是砷、磷、以及/或其他n型掺杂物。在一些实施例中，进行一个或多个外延生长制程，以在每个源极/漏极凹槽220中生长外延材料。例如，可以实施一外延生长制程，其类似于以上关于形成多层堆叠(ml)所讨论的外延生长制程，以形成外延的源极/漏极部件224。在一些实施例中，通过在外延生长制程期间，对来源材料添加掺杂物，使外延材料被原位的掺杂(doped in-situ)。在一些实施例中，在进行一沉积制程之后，通过一离子布植制程(ion implantation process)以掺杂外延材料。在一些实施例中，随后进行一退火制程(annealing process)，以活化外延的源极/漏极部件224中的掺杂物。在此实施例中，栅极间隔物216的顶部之间扩大的分隔距离s2可以减少在栅极间隔物216之间留住过量的气体物质，从而避免在装置200中形成结构上的缺陷。
74.参照图13，根据方法100的步骤118，其在一蚀刻制程312中从栅极间隔物216选择性的去除第二间隔层216b。在一些实施例中，此蚀刻制程312是去除第二间隔层216b，而不去除或基本上不去除第一间隔层216a。因此，栅极间隔物216的留下部分，包括第一间隔层216a的顶部部分216a_top和底部部分216a_bot，是由一阶梯式侧壁(step sidewall)而定义，其中相邻的栅极间隔物216的底部部分之间的间隔距离s1是小于相邻的栅极间隔物216的顶部部分之间的间隔距离s2。换句话说，第一间隔层216a的顶部部分216a_top和底部部分216a_bot是形成一阶梯式轮廓(step profile)，其中底部部分216a_bot是远离顶部部分216a_top而延伸。在一些实施例中，此蚀刻制程312是一湿式蚀刻制程，并且可以使用例如磷酸(phosphoric acid；h3po4)的蚀刻剂。
75.参照图14和图15，根据方法100的步骤120，之后使用金属栅极堆叠(hkmg)240a和240b以替换虚置栅极堆叠210a和210b。在替换虚置栅极堆叠210a和210b之前，请参照图14，根据方法100，在源极/漏极部件224上方形成一蚀刻停止层(etch-stop layer；esl)230，以及在蚀刻停止层(esl)230上方形成一层间介电(interlayer dielectric；ild)层232。蚀刻停止层230可以包括氮化硅(sin)、氮碳化硅(sicn)、氮氧化硅(sion)、氮碳氧化硅(siocn)、氮化铝(aln)、氮氧化铝(alon)、其他合适的介电材料、或前述材料的组合，并且可以通过化学气相沉积(cvd)、物理气相沉积(pvd)、原子层沉积(ald)、其他合适的方法、或前述方法的组合而形成蚀刻停止层230。层间介电层232可以包括氧化硅、低介电常数的介电材料、四乙氧基硅烷(teos)、掺杂的氧化硅(例如硼磷硅玻璃(bpsg)、掺氟硅玻璃(fsg)、磷硅酸盐玻璃(psg)、掺硼硅玻璃(bsg)、或其类似物)、其他合适的介电材料、或前述介电材料的组合。层间介电层232可以通过化学气相沉积(cvd)、流动式化学气相沉积(fcvd)、旋转涂布玻璃(sog)、其他合适的方法、或前述方法的组合而形成，并且随后在一个或多个化学机械平坦
化(cmp)制程中进行平坦化，以暴露出虚置栅极堆叠210a和虚置栅极堆叠210b的顶面。在一些实施例中，前述一个或多个化学机械平坦化(cmp)制程从装置200去除硬质掩膜212和硬质掩膜214。此后，根据方法100，通过任何合适的蚀刻制程，例如一干式蚀刻制程，从装置200去除虚置栅极堆叠210a和虚置栅极堆叠210b，以在栅极间隔物216之间形成栅极沟槽(gate trenches)(未示出)。
76.对于鳍部204包括多层堆叠(ml)的实施例，根据方法100的步骤120，是在一片(sheet)的形成制程期间(或线(wire)的形成制程期间)从多层堆叠(ml)中去除非通道层，从而在通道层(channel layers)205之间形成开口(openings)(未示出)(参见图17)。在一些实施例中，片的形成制程中，非通道层是被选择性的去除，而并不去除或基本上不去除通道层205。片的形成制程312可以通过任何合适的蚀刻制程而实施，例如通过一干式蚀刻制程、一湿式蚀刻制程、一反应性离子蚀刻(rie)制程、或是前述制程的组合。
77.之后，参照图15，根据方法100，是在栅极沟槽(以及通道层205之间的开口，如果适用)中形成金属栅极堆叠(hkmg)240a和金属栅极堆叠240b，使得这些金属栅极堆叠各自置入在外延的源极/漏极部件224之间。虽然没有单独的绘示于图中，但是金属栅极堆叠240a和金属栅极堆叠240b可以各自包括一界面层(interfacial layer)、设置在界面层上方的一高介电常数的介电层(high-k dielectric layer)以及设置在高介电常数的介电层上方的一金属栅极电极(metal gate electrode)。前述的界面层可以包括一氧化物材料，例如一氧化硅以及/或二氧化硅(sio以及/或sio2)，并且前述的高介电常数的介电层可以包括任何合适的介电材料，例如氧化铪(hfo2)、氧化镧(la2o3)、其他合适的材料或者前述材料的组合。金属栅极电极可以包括至少一个功函数金属层(work function metal layer)和设置在功函数金属层上的一块体导电层(bulk conductive layer)。前述的功函数金属层可以是一p型功函数金属层或是一n型功函数金属层。示例性的功函数材料包括氮化钛(tin)、氮化钽(tan)、氮化钨(wn)、硅化锆(zrsi2)、硅化钼(mosi2)、硅化钽(tasi2)、硅化镍(nisi2)、铝化钽(taal)、碳化铝钽(taalc)、氮化铝钛(tialn)、碳化钽(tac)、氮碳化钽(tacn)、氮硅化钽(tasin)、其他合适的功函数材料、或是前述功函数材料的组合。块体导电层可以包括钴(co)、钨(w)、钌(ru)、铜(cu)、铝(al)、钛(ti)、镍(ni)、金(au)、铂(pt)、钯(pd)、其他合适的材料、或是前述材料的组合。金属栅极堆叠240a和金属栅极堆叠240b的每一个还可以包括其他层(未单独的绘示出)，例如一覆盖层(capping layer)、一阻障层(barrier layer)、其他合适的层、或前述层的组合。金属栅极堆叠240a和金属栅极堆叠240b的各个层可以通过任何合适的方法沉积，例如以化学氧化、热氧化、原子层沉积(ald)、化学气相沉积(cvd)、物理气相沉积(pvd)、电镀、其他合适的方法、或前述方法的组合而沉积。
78.参照图16和图17，根据方法100的步骤122，是在源极/漏极部件224上方形成源极/漏极接触件(s/d contact)252。源极/漏极接触件252可以包括任何合适的导电材料，例如钴(co)、钨(w)、钌(ru)、铜(cu)、铝(al)、钛(ti)、镍(ni)、金(au)、铂(pt)、钯(pd)、其他合适的导电材料、或是前述材料的组合。形成源极/漏极接触件252可以包括通过一系列图案化和蚀刻制程，以在层间介电层232中形成一源极/漏极接触开口(或沟槽；未示出)，并且之后在此源极/漏极接触开口中使用任何合适的方法沉积一导电材料，例如使用化学气相沉积(cvd)、原子层沉积(ald)、物理气相沉积(pvd)、电镀、其他合适的制程、或前述方法的组合
而沉积导电材料。在一些实施例中，是在外延的源极/漏极部件224和源极/漏极接触件252之间形成一金属硅化物层(silicide layer)250。金属硅化物层250可以包括硅化镍(nickel silicide)、硅化钴(cobalt silicide)、硅化钨(tungsten silicide)、硅化钽(tantalum silicide)、硅化钛(titanium silicide)、硅化铂(platinum silicide)、硅化铒(erbium silicide)、硅化钯(palladium silicide)、其他合适的金属硅化物、或前述金属硅化物的组合。形成金属硅化物层250可以包括在源极/漏极部件224上方沉积一金属层，并使此金属层与下方的源极/漏极部件224反应以形成金属硅化物层250，以及进行一蚀刻制程以去除位于金属硅化物层250的上方的任何未反应的金属层。在一些实施例中，栅极间隔物216的顶部之间扩大的间隔距离s2是允许更多的蚀刻剂渗透层间介电层232，从而确保接触开口可以暴露出下方的源极/漏极部件224。图17示出了其中鳍部204包括多层堆叠(ml)的实施例，其中金属栅极堆叠(hkmg)240a和金属栅极堆叠240b是与通道层205接合，以形成纳米片(或全绕式栅极(gaa))场效晶体管(fet)。
79.之后，根据方法100的步骤124，可以在装置200上方形成其他的部件，例如层间介电层中的一栅极接触件(gate contact)(未示出)，以接触金属栅极堆叠240a以及/或金属栅极堆叠240b、垂直的互连部件(例如通孔；未示出)、水平的互连部件(例如导线；未示出)、额外的金属层间介电层(intermetal dielectric layers)(例如，蚀刻停止层和层间介电层；未示出)、其他合适的部件、或前述部件的组合。
80.本公开提供了一种半导体结构，包括沿着金属栅极堆叠的侧壁而设置的一栅极间隔物，其中此栅极间隔物的顶部部分的厚度小于栅极间隔物的底部部分的厚度。在一些实施例中，实施一牺牲层，以遮住栅极间隔物的底部部分，同时选择性的蚀刻栅极间隔物的暴露的顶部。通过减薄(thinning)栅极间隔物的顶部，相邻的栅极间隔物之间的开口被加宽。尽管非有意的限制，但本公开的一个或多个实施例是提供了许多益处。例如，加宽的间距(widened spacing)允许蚀刻剂更适当的渗入，以确保对于源极/漏极凹槽以及/或对于源极/漏极接触开口可进行充分的蚀刻。此外，当形成外延的源极/漏极(s/d)部件时，栅极间隔物之间加宽的间距是减少了结构性缺陷的形成。所公开的方法的实施例可以容易地集成到现有的用于制造fet的制程和技术中。
81.根据一方面，本公开是提供了一种形成半导体结构的方法，此方法包括在一半导体层(semiconductor layer)的上方形成一虚置栅极堆叠(dummy gate stack)，在前述虚置栅极堆叠的上方形成一间隔层(spacer layer)，以及处理前述间隔层，使得前述间隔层的底部部分具有比间隔层的顶部部分更大的厚度。此方法还包括对前述处理过的间隔层的部分进行蚀刻，使得前述处理过的间隔层的留下部分沿着前述虚置栅极堆叠的侧壁设置，并且之后在与处理过的间隔层的留下部分相邻的前述半导体层中形成一源极/漏极部件(source/drain feature)。
82.根据一些实施例，在示例性的形成半导体结构的方法中，前述间隔层是为一第一间隔层(first spacer layer)，所述方法还包括在处理前述第一间隔层之后，在处理过的前述第一间隔层上方形成一第二间隔层(second spacer layer)，其中对处理过的前述第一间隔层的部分进行蚀刻还包括蚀刻部分的前述第二间隔层，使得前述第二间隔层的留下部分沿着前述虚置栅极堆叠的前述侧壁设置。
83.在一些实施例中，示例性的形成半导体结构的方法还包括在形成前述源极/漏极
之前，去除蚀刻的前述第二间隔层。
84.在一些实施例中，示例性的形成半导体结构的方法还包括在处理过的前述间隔层的上方形成一层间介电(interlayer-dielectric；ild)层；将前述层间介电层中的前述虚置栅极堆叠替换为一金属栅极堆叠(metal gate stack)；以及在前述源极/漏极部件的上方的前述层间介电层中形成一源极/漏极接触件(s/d contact)。
85.根据一些实施例，在示例性的形成半导体结构的方法中，处理前述间隔层包括沉积一牺牲层(sacrificial layer)以部分的覆盖前述间隔层，且其中前述牺牲层包括一聚合物材料(polymer material)。
86.根据一些实施例，在示例性的形成半导体结构的方法中，处理前述间隔层是包括：在前述间隔层的上方沉积一牺牲层；下凹(recessing)前述牺牲层，使得前述牺牲层的一留下部分是设置在前述间隔层的前述底部部分的上方，并且暴露出前述间隔层的前述顶部部分；减薄(thinning)间隔层的暴露出的前述顶部部分；以及选择性的去除(selectively removing)前述牺牲层的前述留下部分，以暴露出前述间隔层的前述底部部分。
87.根据一些实施例，在示例性的形成半导体结构的方法中，处理前述间隔层是包括：在前述间隔层的上方沉积一牺牲层，其中前述牺牲层与前述间隔层的前述底部部分接触，且其中前述间隔层的前述顶部部分是暴露出来；减薄前述间隔层的暴露出的顶部部分；以及选择性的去除前述牺牲层，以暴露出前述间隔层的前述底部部分。
88.根据另一方面，本公开是提供了一种形成半导体结构的方法，此方法包括在一基底的上方形成一半导体鳍部(semiconductor fin)、在前述半导体鳍部的上方形成一虚置栅极堆叠(dummy gate stack)、在前述虚置栅极堆叠的上方沉积一介电层(dielectric layer)，以及选择性的蚀刻前述介电层，使得前述介电层的一顶部部分和一底部部分形成一阶梯式轮廓(step profile)。此方法还包括去除部分的前述介电层以形成一栅极间隔物(gate spacer)，以及之后在与前述栅极间隔物相邻的前述半导体鳍部中形成一源极/漏极部件(source/drain feature)。
89.根据一些实施例，在示例性的形成半导体结构的方法中，前述介电层是为一第一介电层(first dielectric layer)，所述方法还包括：在选择性的蚀刻前述第一介电层之后，在前述第一介电层的上方沉积一第二介电层(second dielectric layer)，其中去除部分的前述第一介电层也去除部分的前述第二介电层，使得前述栅极间隔物的一侧壁包括前述第一介电层和前述第二介电层；以及在形成前述源极/漏极部件之后，相对于前述第一介电层是选择性的去除前述第二介电层。
90.根据一些实施例，在示例性的形成半导体结构的方法中，前述第一介电层和前述第二介电层具有不同的组成。
91.根据一些实施例，在示例性的形成半导体结构的方法中，选择性的蚀刻前述介电层包括：在前述介电层的上方沉积一牺牲层(sacrificial layer)；下凹(recessing)前述牺牲层，使得前述牺牲层的留下部分设置在前述介电层的前述底部部分的上方，并且暴露出前述介电层的前述顶部部分；减薄前述介电层的暴露出的前述顶部部分，以形成前述阶梯式轮廓；以及选择性的去除前述牺牲层的前述留下部分，以暴露出前述阶梯式轮廓。
92.根据一些实施例，在示例性的形成半导体结构的方法中，选择性的蚀刻前述介电层包括：在前述介电层上方沉积一牺牲层，其中前述牺牲层是与介电层的前述底部部分接
触而暴露出前述顶部部分；减薄前述介电层的暴露出的前述顶部部分，以形成前述阶梯式轮廓；以及选择性的去除前述牺牲层的前述留下部分，以暴露出前述阶梯式轮廓。
93.根据一些实施例，在示例性的形成半导体结构的方法中，前述介电层的前述顶部部分具有一第一厚度(first thickness)，并且前述介电层的前述底部部分具有一第二厚度(second thickness)，且其中前述第一厚度相对于前述第二厚度的一比值为大约0.2至大约0.9。
94.在一些实施例中，示例性的形成半导体结构的方法还包括，以一金属栅极堆叠(metal gate stack)替代前述虚置栅极堆叠；以及在前述源极/漏极部件的上方并相邻于前述金属栅极堆叠处形成一源极/漏极接触件(source/drain contact)。
95.根据又另一方面，本公开是提供了一种形成半导体结构的方法，此方法包括形成一半导体结构，前述半导体结构包括一虚置栅极堆叠，前述虚置栅极堆叠是设置在从一基底突出的一鳍部的上方；在前述虚置栅极堆叠的上方形成一栅极间隔层(gate spacer layer)；以及处理前述栅极间隔层以形成一阶梯式轮廓(step profile)，其中前述栅极间隔层的一底部部分是自前述栅极间隔层的一顶部部分延伸。此形成半导体结构的方法还包括对处理后的前述栅极间隔物进行蚀刻，以沿着前述虚置栅极堆叠的一侧壁形成一栅极间隔物(gate spacer)。此形成半导体结构的方法还包括在与前述栅极间隔物相邻的鳍部中形成一源极/漏极部件(source/drain feature)，并且之后以一金属栅极堆叠(metal gate stack)替换前述虚置栅极堆叠。
96.根据一些实施例，在示例性的形成半导体结构的方法中，前述栅极间隔层的前述底部部分由一第一厚度定义，并且所述栅极间隔层的前述顶部部分由一第二厚度定义，并且其中前述第二厚度相对于前述第一厚度的一比值为大约0.2至大约0.9。
97.根据一些实施例，在示例性的形成半导体结构的方法中，形成前述鳍部包括在前述基底的上方形成一半导体层堆叠(a stack of semiconductor layers)，并且图案化前述半导体层堆叠以形成前述鳍部。
98.根据一些实施例，在示例性的形成半导体结构的方法中，替换前述虚置栅极堆叠是使得前述金属栅极堆叠的底部与前述半导体层堆叠交错。
99.根据一些实施例，在示例性的形成半导体结构的方法中，处理前述栅极间隔层是包括：在前述栅极间隔层的上方沉积一牺牲层(sacrificial layer)；下凹(recessing)前述牺牲层，使得前述牺牲层的一留下部分设置在前述栅极间隔层的前述底部部分的上方，从而暴露出前述栅极间隔层的前述顶部部分；对暴露出的前述栅极间隔层的前述顶部部分进行蚀刻，以形成前述阶梯式轮廓；以及选择性的去除前述牺牲层的前述留下部分，以暴露出前述阶梯式轮廓。
100.根据一些实施例，在示例性的形成半导体结构的方法中，处理前述栅极间隔层是包括：在前述栅极间隔层的上方沉积一牺牲层，其中前述牺牲层与前述栅极间隔层的前述底部部分接触，并暴露出前述栅极间隔层的前述顶部部分；对暴露出的前述栅极间隔层的前述顶部部分进行蚀刻，以形成前述阶梯式轮廓；以及选择性的去除前述牺牲层的前述留下部分，以暴露出前述阶梯式轮廓。
101.以上概述数个实施例的部件，以便在本发明所属技术领域中具有通常知识者可以更加理解本发明实施例的观点。在本发明所属技术领域中具有通常知识者应理解，他们能
轻易地以本发明实施例为基础，设计或修改其他制程和结构，以达到与在此介绍的实施例相同的目的及/或优势。在本发明所属技术领域中具有通常知识者也应理解，此类等效的结构并无悖离本发明的精神与范围，且他们能在不违背本发明的精神和范围下，做各式各样的改变、取代和替换。因此，本发明的保护范围当视后附的权利要求所界定为准。