掩模制造方法、用该掩模制造的半导体装置及其制造方法与流程

1.本公开涉及一种制造掩模的方法、使用该掩模制造半导体装置的方法以及使用该掩模制造的半导体装置。


背景技术：

2.为了制造高度集成的半导体元件，图案被小型化。在将许多元件集成在小区域中的制造工艺中，每个元件的尺寸需要形成为尽可能小，并且作为要形成的每个图案的宽度和图案之间的间隔之和的节距也需要被制造得小。
3.最近，半导体元件的设计规则急剧减少。然而，由于可用的光刻工艺的分辨率限制，在形成用于实现这些半导体元件的具有精细节距的图案时存在限制。


技术实现要素：

4.本公开提供了一种半导体装置，该半导体装置能够减小芯片面积，同时通过防止形成在不同区域中的晶体管彼此干扰来确保形成在不同区域中的晶体管的操作特性。
5.本公开还提供了一种用于制造掩模的方法，该方法能够减小芯片面积，同时通过防止形成在不同区域中的晶体管彼此干扰来确保形成在不同区域中的晶体管的操作特性。
6.本公开还提供了一种用于制造半导体装置的方法，该方法能够减小芯片面积，同时通过防止形成在不同区域中的晶体管彼此干扰来确保形成在不同区域中的晶体管的操作特性。
7.根据本公开的实施例，提供了一种半导体装置，包括：衬底，其包括第一区域、第二区域和放置在第一区域与第二区域之间的连接区域；多个第一多沟道有源图案，其放置在衬底的第一区域中；多个第二多沟道有源图案，其放置在衬底的第二区域中；第一连接鳍型图案，其放置在衬底的连接区域中，并且在第一方向上从第一区域延伸到第二区域；以及场绝缘膜，其放置在衬底上，并且覆盖第一连接鳍型图案的上表面，其中，第一连接鳍型图案在第二方向上的宽度随着其远离第一区域而减小并且随后增大，并且第一方向垂直于第二方向。
8.根据本公开的实施例，提供了一种半导体装置，包括：衬底，其包括第一区域、第二区域和放置在第一区域与第二区域之间的连接区域；多个第一多沟道有源图案，其放置在衬底的第一区域中；多个第二多沟道有源图案，其放置在衬底的第二区域中；第一连接鳍型图案，其放置在衬底的连接区域中，并且在第一方向上从第一区域延伸到第二区域；以及场绝缘膜，弃放置在衬底上，并且覆盖第一连接鳍型图案的上表面，其中，第一连接鳍型图案包括桥接部分以及从桥接部分朝向第一区域突出的第一分支部分和第二分支部分，并且第一分支部分和第二分支部分在垂直于第一方向的第二方向上彼此间隔开。
9.根据本公开的实施例，提供了一种半导体装置，包括：衬底，其包括第一区域、第二区域和放置在第一区域与第二区域之间的连接区域；多个第一多沟道有源图案，其放置在衬底的第一区域中；多个第二多沟道有源图案，其放置在衬底的第二区域中；第一连接鳍型
图案，其放置在衬底的连接区域中，并且在第一方向上从第一区域延伸到第二区域；第二连接鳍型图案，其放置在衬底的连接区域中，并且具有半环形上表面；第三连接鳍型图案，其放置在第一连接鳍型图案与第二连接鳍型图案之间，并且在第一方向上沿着第一连接鳍型图案的外侧壁的轮廓延伸；场绝缘膜，其放置在衬底上，并且覆盖第一连接鳍型图案的上表面、第二连接鳍型图案的上表面和第三连接鳍型图案的上表面；第一栅电极，其在第一多沟道有源图案上在垂直于第一方向的第二方向上延伸；以及第二栅电极，其在第二多沟道有源图案上在第二方向上延伸，其中，第一连接鳍型图案在第二方向上的宽度随着其远离第一区域而减小并且随后增大。
10.根据本公开的实施例，提供了一种用于制造掩模的方法，所述方法包括：在在长度方向上重叠的第一目标图案与第二目标图案之间生成虚拟目标图案、片段和虚拟评估点；将第一掩模数据输入到opc模型以通过仿真提取第一目标图案和第二目标图案的第一轮廓，第一掩模数据包括片段；在虚拟评估点处计算第一轮廓与虚拟目标图案之间的第一虚拟epe(边缘放置误差)；在使用第一虚拟epe确定片段的位移之后，将片段移动所述位移；将包括移动后的片段的第二掩模数据输入到opc模型以通过仿真提取第一目标图案和第二目标图案的第二轮廓；在虚拟评估点处计算第二轮廓与虚拟目标图案之间的第二虚拟epe；以及当第二虚拟epe等于或小于设定参考值时，或者当由opc模型执行的仿真的次数对应于设定参考次数时，确定最终掩模数据。
11.根据本公开的实施例，提供了一种用于制造半导体装置的方法，该方法包括制造掩模以及使用掩模对衬底执行光刻工艺，其中，制造掩模的步骤包括：在在长度方向上重叠的第一目标图案与第二目标图案之间生成虚拟目标图案、片段和虚拟评估点；将第一掩模数据输入到opc模型以通过仿真提取第一目标图案和第二目标图案的第一轮廓，第一掩模数据包括片段；在虚拟评估点处计算第一轮廓与虚拟目标图案之间的第一虚拟epe；在使用第一虚拟epe确定片段的位移之后，将片段移动所述位移；将包括移动后的片段的第二掩模数据输入到opc模型以通过仿真提取第一目标图案和第二目标图案的第二轮廓；在虚拟评估点处计算第二轮廓与虚拟目标图案之间的第二虚拟epe；以及当第二虚拟epe等于或小于设定参考值时，或者当由opc模型执行的仿真的次数对应于设定参考次数时，确定最终掩模数据。
附图说明
12.通过参照附图详细地描述本公开的示例性实施例，本公开的以上和其他方面和特征将变得更加显而易见，在附图中：
13.图1是用于解释根据本公开的实施例的半导体装置的示例性布局图；
14.图2是用于解释图1的第一连接鳍型图案的示图；
15.图3至图7是沿图1的a-a、b-b、c-c、d-d和e-e截取的示例性示图；
16.图8a、图8b、图9a、图9b和图10是用于解释根据本公开的实施例的半导体装置的示图；
17.图11是用于解释根据本公开的实施例的半导体装置的示图；
18.图12和图13是用于解释根据本公开的实施例的半导体装置的示图；
19.图14至图16是用于解释根据本公开的实施例的半导体装置的示图；
20.图17至图19是用于解释根据本公开的实施例的半导体装置的示图；
21.图20是用于解释根据本公开的实施例的半导体装置的示图；
22.图21至图25是用于解释根据本公开的实施例的半导体装置的示图；
23.图26至图31是用于解释根据本公开的实施例的制造掩模的方法的示图；以及
24.图32a、图32b、图33a、图33b、图34a和图34b是用于解释根据本公开的实施例的制造半导体装置的方法的中间阶段图。
25.由于图1至图34b中的附图是用于说明性目的，因此附图中的元件不一定按比例绘制。例如，为了清楚的目的，可以放大或夸大一些元件。
具体实施方式
26.尽管根据本公开的实施例的半导体装置的附图示出了包括鳍型图案形状的沟道区域的鳍型晶体管(鳍型场效应晶体管，finfet)、包括纳米线或纳米片的晶体管、以及多桥沟道场效应晶体管(mbcfet
tm
)作为示例，但是本公开不限于此。例如，根据本公开的实施例的半导体装置可以包括隧穿晶体管(隧穿fet)或三维(3d)晶体管。当然，根据本公开的实施例的半导体装置可以包括平面晶体管。此外，根据本公开的实施例的半导体装置还可以包括双极结型晶体管(bjt)、横向扩散金属氧化物半导体(ldmos)等。
27.图1是用于解释根据本公开的实施例的半导体装置的示例性布局图。图2是用于解释图1的第一连接鳍型图案的示图。图3至图7分别是沿图1的a-a、b-b、c-c、d-d和e-e截取的示例性示图。
28.在以下将描述的半导体装置中，包括鳍型图案形状的沟道区域的鳍型晶体管(finfet)可以形成在第一元件区域drg1和第二元件区域drg2中。
29.参照图1至图7，根据本公开的实施例的半导体装置可以包括多个第一多沟道有源图案ap1、多个第二多沟道有源图案ap2、第一连接鳍型图案cf1、第二连接鳍型图案cf2、第三连接鳍型图案cf3、第一栅电极120和第二栅电极220。
30.衬底100可以包括第一元件区域drg1、第二元件区域drg2和连接区域crg。连接区域crg可以放置在第一元件区域drg1与第二元件区域drg2之间，并且可以将第一元件区域drg1和第二元件区域drg2彼此分离。第一元件区域drg1和第二元件区域drg2可以在第一方向d1上彼此间隔开，且连接区域crg放置在它们之间。
31.第一元件区域drg1与第二元件区域drg2可以分别为sram区域、逻辑区域和i/o区域之一。在本公开的实施例中，第一元件区域drg1和第二元件区域drg2可以为相同的区域。在本公开的实施例中，第一元件区域drg1和第二元件区域drg2可以为彼此不同的区域。在本公开的实施例中，第一元件区域drg1可以为sram区域，而第二元件区域drg2可以为逻辑区域，但是本公开并不以此为限。
32.连接区域crg可以对应于缓冲区域，该缓冲区域用于确保间隔距离以在第一元件区域drg1和第二元件区域drg2的晶体管正在操作时避免第一元件区域drg1和第二元件区域drg2的晶体管彼此干扰。
33.衬底100可以是硅(si)衬底或绝缘体上硅(soi)衬底。可替换地，衬底100可以包括(但不限于)硅锗(sige)、绝缘体上硅锗(sgoi)、锑化铟(insb)、碲化铅(pbte)化合物、砷化铟(inas)、磷化铟(inp)、砷化镓(gaas)、磷化镓(gap)、锑化镓(gasb)或砷化铟镓(ingaas)。
此外，衬底100可以包括一个或多个半导体层或结构，并且可以包括半导体装置的有源或可操作部分。在下面的描述中，衬底100将被描述为硅(si)衬底。
34.多个第一多沟道有源图案ap1可以放置在衬底100的第一元件区域drg1中。第一多沟道有源图案ap1中的每一个可以从衬底100突出。
35.第一多沟道有源图案ap1可以沿着第一方向d1较长地延伸。例如，第一多沟道有源图案ap1可以包括在第一方向d1上延伸的长侧边和在第二方向d2上延伸的短侧边。在第一元件区域drg1中，多个第一多沟道有源图案ap1可以在第二方向d2上布置，并且可以在第一方向d1上彼此平行地延伸。这里，第一方向d1可以与第二方向d2和第三方向d3相交。此外，第二方向d2可以与第三方向d3相交。第三方向d3可以是衬底100的厚度方向。在本公开的实施例中，第一方向可以垂直于第二方向。
36.第一多沟道有源图案ap1可以被在第一方向d1上延伸的第一鳍沟槽ft1限定。例如，第一多沟道有源图案ap1可以对应于衬底的被第一鳍沟槽ft1限定的部分。第一鳍沟槽ft1可以放置在第一多沟道有源图案ap1的任一侧上。例如，第一多沟道有源图案ap1中的每一个可以是鳍型图案。第一多沟道有源图案ap1的侧壁可以被第一鳍沟槽ft1限定。在图6中，第一多沟道有源图案ap1在第二方向d2上的宽度可以随着其在第三方向d3上远离衬底100而减小。例如，第一多沟道有源图案ap1可以具有倾斜的侧壁轮廓。
37.多个第二多沟道有源图案ap2可以放置在衬底100的第二元件区域drg2中。每个第二多沟道有源图案ap2可以从衬底100突出。
38.第二多沟道有源图案ap2可以沿着第一方向d1较长地延伸。第二多沟道有源图案ap2可以包括在第一方向d1上延伸的长侧边和在第二方向d2上延伸的短侧边。在第二元件区域drg2中，多个第二多沟道有源图案ap2可以在第二方向d2上布置，并且可以在第一方向d1上彼此平行地延伸。
39.第二多沟道有源图案ap2可以被在第一方向d1上延伸的第二鳍沟槽ft2限定。例如，第二多沟道有源图案ap2可以对应于衬底的被第二鳍沟槽ft2限定的部分。第二鳍沟槽ft2可以放置在第二多沟道有源图案ap2的任一侧上。例如，第二多沟道有源图案ap2中的每一个可以是鳍型图案。第二多沟道有源图案ap2的侧壁可以被第二鳍沟槽ft2限定。在图7中，第二多沟道有源图案ap2在第二方向d2上的宽度可以随着其在第三方向d3上远离衬底100而减小。例如，第二多沟道有源图案ap2可以具有倾斜的侧壁轮廓。
40.第一多沟道有源图案ap1和第二多沟道有源图案ap2可以各自是衬底100的一部分，并且/或者可以包括从衬底100生长的外延层。第一多沟道有源图案ap1和第二多沟道有源图案ap2可以包括例如作为元素半导体材料的硅(si)或锗(ge)。此外，第一多沟道有源图案ap1和第二多沟道有源图案ap2可以包括化合物半导体材料，并且可以包括例如iv-iv族化合物半导体材料或iii-v族化合物半导体材料。
41.例如，iv-iv族化合物半导体可以包括：二元化合物或三元化合物，其包括例如碳(c)、硅(si)、锗(ge)和锡(sn)中的至少两种；或者通过用iv族元素掺杂这些元素而获得的化合物。iv-iv族化合物半导体可以包括例如硅锗(sige)、碳化硅(sic)或碳化硅锗(sigec)，但是本公开不限于此。
42.iii-v族化合物半导体可以是例如通过组合iii族元素中的至少一种和v族元素中的至少一种而形成的二元化合物、三元化合物和四元化合物中的至少一种。iii族元素可以
包括例如硼(b)、铝(al)、镓(ga)和铟(in)，v族元素可以包括例如氮(n)、磷(p)、砷(as)和锑(sb)。iii-v族化合物半导体可以包括例如磷化镓(gap)、砷化镓(gaas)、砷化铟(inas)、磷化铟(inp)、锑化镓(gasb)、锑化铟(insb)、砷化铝镓(algaas)、砷化铟镓(ingaas)或磷化铝铟镓(alingap)，但是本公开不限于此。
43.在根据本公开的实施例的半导体装置中，第一多沟道有源图案ap1和第二多沟道有源图案ap2可以分别为鳍型图案。
44.第一连接鳍型图案cf1、第二连接鳍型图案cf2和第三连接鳍型图案cf3可以分别放置在衬底100的连接区域crg中。例如，第一连接鳍型图案cf1、第二连接鳍型图案cf2和第三连接鳍型图案cf3可以分别放置在第一元件区域drg1与第二元件区域drg2之间。
45.第一连接鳍型图案cf1、第二连接鳍型图案cf2和第三连接鳍型图案cf3可以各自从衬底100突出，并且可以分别被鳍切割沟槽ft_c限定。例如，在制造工艺中，第一鳍沟槽ft1、第二鳍沟槽ft2和鳍切割沟槽ft_c可以形成在同一水平处。这里，术语“同一水平”指它们通过同一制造工艺形成。
46.第一连接鳍型图案cf1可以在第一方向d1上从第一元件区域drg1延伸到第二元件区域drg2。此外，第二连接鳍型图案cf2可以在第一方向d1上从第一元件区域drg1延伸到第二元件区域drg2。第三连接鳍型图案cf3在第一方向d1上从第一元件区域drg1突出，但是不延伸到第二元件区域drg2。可替换地，第三连接鳍型图案cf3在第一方向d1上从第二元件区域drg2突出，但是不延伸到第一元件区域drg1。
47.第一元件区域drg1和连接区域crg可以基于第一连接鳍型图案cf1的端部、第二连接鳍型图案cf2的端部和第三连接鳍型图案cf3的端部而区分开。例如，第一元件区域drg1与连接区域crg之间的边界可以被第一连接鳍型图案cf1、第二连接鳍型图案cf2和第三连接鳍型图案cf3的与第一多沟道有源图案ap1接触的端部限定。第二元件区域drg2和连接区域crg可以基于第一连接鳍型图案cf1的端部、第二连接鳍型图案cf2的端部和第三连接鳍型图案cf3的端部而区分开。例如，连接区域crg与第二元件区域drg2之间的边界可以被第一连接鳍型图案cf1、第二连接鳍型图案cf2和第三连接鳍型图案cf3的与第二多沟道有源图案ap2接触的端部限定。
48.在根据本公开的实施例的半导体装置中，第一连接鳍型图案的上表面cf1_us可以具有“x”形状。例如，第一连接鳍型图案cf1可以包括桥接部分cf1_mp、第一分支部分至第四分支部分cf1_bp1、cf1_bp2、cf1_bp3和cf1_bp4。
49.第一分支部分cf1_bp1和第二分支部分cf1_bp2可以在第一方向d1上从桥接部分cf1_mp突出。例如，第一分支部分cf1_bp1和第二分支部分cf1_bp2可以从桥接部分cf1_mp朝向第一元件区域drg1突出，并且可以在第二方向d2上彼此间隔开。
50.第三分支部分cf1_bp3和第四分支部分cf1_bp4可以在第一方向d1上从桥接部分cf1_mp突出。例如，第三分支部分cf1_bp3和第四分支部分cf1_bp4可以从桥接部分cf1_mp朝向第二元件区域drg2突出，并且可以在第二方向d2上彼此间隔开。
51.第一连接鳍型图案cf1可以包括在第一方向d1上延伸的第一外侧壁cf1_osw1和第二外侧壁cf1_osw2。例如，第一外侧壁cf1_osw1和第二外侧壁cf1_osw2可以各自弯折和弯曲为稍微改变延伸方向，但是总体上可以在第一方向d1上延伸。第一连接鳍型图案的第一外侧壁cf1_osw1和第一连接鳍型图案的第二外侧壁cf1_osw2可以分别在第一方向d1上从
第一元件区域drg1连续地延伸到第二元件区域drg2。
52.第一连接鳍型图案的第一外侧壁cf1_osw1可以是第一分支部分cf1_bp1、桥接部分cf1_mp和第三分支部分cf1_bp3的侧壁。第一连接鳍型图案的第二外侧壁cf1_osw2可以是第二分支部分cf1_bp2、桥接部分cf1_mp和第四分支部分cf1_bp4的侧壁。
53.第一分支部分cf1_bp1可以包括第一侧壁和第二侧壁。第一分支部分cf1_bp1的第一侧壁可以在第二方向d2上与第一分支部分cf1_bp1的第二侧壁相对。当第一分支部分cf1_bp1的第一侧壁面对第二分支部分cf1_bp2时，第一连接鳍型图案的第一外侧壁cf1_osw1包括第一分支部分cf1_bp1的第二侧壁。例如，第二分支部分cf1_bp2更靠近第一分支部分cf1_bp1的第一侧壁而不是更靠近第一连接鳍型图案的第一外侧壁cf1_osw1。
54.第一连接鳍型图案cf1在第二方向d2上的宽度w1可以随着其远离第一元件区域drg1而减小并且随后增大。第一连接鳍型图案cf1在第二方向d2上的宽度w1可以是第一连接鳍型图案的第一外侧壁cf1_osw1与第一连接鳍型图案的第二外侧壁cf1_osw2之间在第二方向d2上的宽度。例如，第一连接鳍型图案cf1在第二方向d2上的宽度w1可以是第一连接鳍型图案的上表面cf1_us在第二方向d2上的宽度。
55.为了以另一种方式进行解释，在与第一元件区域drg1或与第二元件区域drg2相距第一距离处的第一点处，第一连接鳍型图案cf1在第二方向d2上的宽度w1可以是第一宽度w12。例如，第一点可以位于第一连接鳍型图案cf1的具有在第二方向d2上彼此重叠的第一分支部分cf1_bp1和第二分支部分cf1_bp2的部分、或者第一连接鳍型图案cf1的具有在第二方向d2上彼此重叠的第三分支部分cf1_bp3和第四分支部分cf1_bp4的部分处。此外，在与第一元件区域drg1或与第二元件区域drg2相距得比第一距离更远的第二点处，第一连接鳍型图案cf1在第二方向d2上的宽度w1可以为第二宽度w11。例如，第二点可以位于第一连接鳍型图案cf1的桥接部分cf1_mp处。第一连接鳍型图案cf1在第一点处的在第二方向d2上的第一宽度w12大于第一连接鳍型图案cf1在第二点处的在第二方向d2上的第二宽度w11。
56.在第一连接鳍型图案cf1的桥接部分cf1_mp中，第一连接鳍型图案的桥接部分cf1_mp在第二方向d2上的宽度w1可以随着其远离第一分支部分cf1_bp1和第二分支部分cf1_bp2而减小并且随后增大。
57.多个第二连接鳍型图案cf2可以放置在衬底100的连接区域crg中。第二连接鳍型图案cf2可以放置在第一连接鳍型图案cf1的两侧上。以另一种方式描述，第一连接鳍型图案cf1放置在第二连接鳍型图案cf2之间。虽然图1中示出一个第一连接鳍型图案cf1作为示例，但是本公开不限于此。例如，根据本公开的实施例的半导体装置可以包括多个第一连接鳍型图案cf1。
58.最靠近第一连接鳍型图案cf1的第二连接鳍型图案cf2可以沿着第一连接鳍型图案cf1的轮廓在第一方向d1上延伸。例如，第二连接鳍型图案cf2可弯折和弯曲为稍微改变延伸方向，但是总体上可以沿着第一连接鳍型图案cf1的轮廓在第一方向d1上延伸。即，最靠近第一连接鳍型图案cf1的第二连接鳍型图案cf2沿着第一连接鳍型图案的第一外侧壁cf1_osw1和第一连接鳍型图案的第二外侧壁cf1_osw2的轮廓放置。
59.第二连接鳍型图案的上表面cf2_us可以具有在第一方向d1上延伸的线形状。第二连接鳍型图案的上表面cf2_us的线形状可以不是直线，而是可以具有被弯折或弯曲的部分。第二连接鳍型图案cf2在第二方向d2上的宽度w2小于第一连接鳍型图案cf1在第二方向
d2上的宽度w1。第二连接鳍型图案cf2可以具有在第一元件区域drg1与第二元件区域drg2之间大致恒定的宽度w2。在第一连接鳍型图案cf1在第二方向d2上的宽度w1最小的点处，第一连接鳍型图案cf1在第二方向d2上的宽度w1大于第二连接鳍型图案cf2在第二方向d2上的宽度w2。
60.成对的第三连接鳍型图案cf3从第一元件区域drg1或第二元件区域drg2突出。例如，不同于第一连接鳍型图案cf1和第二连接鳍型图案cf2，每个第三连接鳍型图案cf3的端部可以仅位于第一元件区域drg1与连接区域crg之间的边界处，或者仅位于连接区域crg与第二元件区域drg2之间的边界处。例如，成对的第三连接鳍型图案cf3可以包括第三内连接鳍型图案和第三外连接鳍型图案。第三内连接鳍型图案和第三外连接鳍型图案可以各自在第一方向d1上从第一元件区域drg1突出。第三外连接鳍型图案沿着第三内连接鳍型图案的外侧壁放置并且与第三内连接鳍型图案间隔开。
61.在第一连接鳍型图案cf1与第三连接鳍型图案cf3之间，第二连接鳍型图案cf2沿着第一连接鳍型图案cf1的外侧壁的轮廓放置。例如，单个第二连接鳍型图案cf2放置在彼此最靠近的第一连接鳍型图案cf1与第三连接鳍型图案cf3之间。此外，当第一对第三连接鳍型图案cf3从第一元件区域drg1突出时，第二对第三连接鳍型图案cf3从第二元件区域drg2突出。例如，第一对第三连接鳍型图案cf3的端部可以位于第一元件区域drg1与连接区域crg之间的边界处，第二对第三连接鳍型图案cf3的端部可以位于连接区域crg与第二元件区域drg2之间的边界处。第一对第三连接鳍型图案cf3可以最靠近第二对第三连接鳍型图案cf3。
62.第三连接鳍型图案的上表面cf3_us可以具有半环形状。与所示出的不同，第三连接鳍型图案的上表面cf3_us可以具有半圆形形状。
63.单个第一连接鳍型图案cf1可以直接连接到两个或更少的第一多沟道有源图案ap1。第一分支部分cf1_bp1和第二分支部分cf1_bp2中的一个或两个可以直接连接到第一多沟道有源图案ap1。此外，单个第一连接鳍型图案cf1可以直接连接到两个或更少的第二多沟道有源图案ap2。第三分支部分cf1_bp3和第四分支部分cf1_bp4中的一个或两个可以直接连接到第二多沟道有源图案ap2。
64.与所示出的不同，单个第一连接鳍型图案cf1可以不直接连接到第一多沟道有源图案ap1和第二多沟道有源图案ap2。即，第一分支部分cf1_bp1和第二分支部分cf1_bp2分别不直接连接到第一多沟道有源图案ap1。第三分支部分cf1_bp3和第四分支部分cf1_bp4分别不直接连接到第二多沟道有源图案ap2。
65.在根据本公开的实施例的半导体装置中，第一连接鳍型图案cf1可以直接连接到两个第一多沟道有源图案ap1和两个第二多沟道有源图案ap2。例如，第一分支部分cf1_bp1和第二分支部分cf1_bp2可以各自直接连接到第一多沟道有源图案ap1。第三分支部分cf1_bp3和第四分支部分cf1_bp4可以各自直接连接到第二多沟道有源图案ap2。
66.单个第二连接鳍型图案cf2可以直接连接到一个或更少的第一多沟道有源图案ap1。此外，单个第二连接鳍型图案cf2可以直接连接到一个或更少的第二多沟道有源图案ap2。
67.在根据本公开的实施例的半导体装置中，至少一个第二连接鳍型图案cf2可以直接连接到单个第一多沟道有源图案ap1和单个第二多沟道有源图案ap2。
68.单个第三连接鳍型图案cf3可以直接连接到两个或更少的第一多沟道有源图案ap1。可替换地，单个第三连接鳍型图案cf3可以直接连接到两个或更少的第二多沟道有源图案ap2。
69.在根据本公开的实施例的半导体装置中，至少一个第三连接鳍型图案cf3可以直接连接到两个第一多沟道有源图案ap1。至少一个第三连接鳍型图案cf3可以直接连接到两个第二多沟道有源图案ap2。单个第三连接鳍型图案cf3直接连接到第一多沟道有源图案ap1或第二多沟道有源图案ap2。
70.在图1中，在第一元件区域drg1与连接区域crg之间的边界处，第一连接鳍型图案cf1的端部、第二连接鳍型图案cf2的端部和第三连接鳍型图案cf3的端部在第二方向d2上的宽度被示出为大于第一多沟道有源图案ap1在第二方向d2上的宽度。此外，在第二元件区域drg2与连接区域crg之间的边界处，第一连接鳍型图案cf1的端部、第二连接鳍型图案cf2的端部和第三连接鳍型图案cf3的端部在第二方向d2上的宽度被示出为大于第二多沟道有源图案ap2在第二方向d2上的宽度。
71.在该制造工艺中，通过蚀刻预有源图案的具有与第一多沟道有源图案ap1和第二多沟道有源图案ap2的形状相同的形状的部分，可以形成第一连接鳍型图案cf1、第二连接鳍型图案cf2和第三连接鳍型图案cf3。在图4和图5中，第一多沟道有源图案ap1的上表面和第二多沟道有源图案ap2的上表面高于第一连接鳍型图案的上表面cf1_us。
72.第一多沟道有源图案ap1和第二多沟道有源图案ap2在第二方向d2上的宽度随着其在第三方向d3上远离衬底100而减小。因此，第一连接鳍型图案的上表面cf1_us的宽度、第二连接鳍型图案的上表面cf2_us的宽度和第三连接鳍型图案的上表面cf3_us的宽度各自分别大于第一多沟道有源图案ap1的上表面的宽度和第二多沟道有源图案ap2的上表面的宽度。第一连接鳍型图案cf1具有与第一元件区域drg1相邻的两个上表面cf1_us(其中，一个用于第一分支部分cf1_bp1，一个用于第二分支部分cf1_bp2)、以及与第二元件区域drg2相邻的两个上表面cf1_us(其中，一个用于第三分支部分cf1_bp3，一个用于第四分支部分cf1_bp4)。另一方面，当在与第一连接鳍型图案至第三连接鳍型图案cf1、cf2和cf3的上表面的高度相同的高度处测量第一多沟道有源图案ap1和第二多沟道有源图案ap2时，第一连接鳍型图案的上表面cf1_us的宽度、第二连接鳍型图案的上表面cf2_us的宽度和第三连接鳍型图案的上表面cf3_us的宽度可以与第一多沟道有源图案ap1的宽度和第二多沟道有源图案ap2的宽度相同。
73.在本公开的实施例中，第二连接鳍型图案cf2与第一多沟道有源图案ap1之间的边界部分以及第三连接鳍型图案cf3与第一多沟道有源图案ap1之间的边界部分可以类似于图4。此外，第二连接鳍型图案cf2与第二多沟道有源图案ap2之间的边界部分以及第三连接鳍型图案cf3与第二多沟道有源图案ap2之间的边界部分可以类似于图5。
74.在第一多沟道有源图案ap1与连接鳍型图案cf1、cf2和cf3之间出现台阶的点可以为第一元件区域drg1与连接区域crg之间的边界。在第二多沟道有源图案ap2与连接鳍型图案cf1、cf2和cf3之间出现台阶的点可以为第二元件区域drg2与连接区域crg之间的边界。在制造工艺中，可以蚀刻预有源图案的具有与第一多沟道有源图案ap1和第二多沟道有源图案ap2的形状相同的形状的部分，以在第一多沟道有源图案ap1与连接鳍型图案cf1、cf2和cf3之一之间形成台阶作为第一元件区域drg1与连接区域crg之间的边界，并且在第二多
沟道有源图案ap2与连接鳍型图案cf1、cf2和cf3之一之间形成台阶作为第二元件区域drg2与连接区域crg之间的边界。
75.场绝缘膜105可以放置在衬底100上，并且可以形成在第一元件区域drg1、第二元件区域drg2和连接区域crg上方。
76.场绝缘膜105可以填充第一鳍沟槽ft1和第二鳍沟槽ft2的一部分，并且可以形成在第一多沟道有源图案ap1的侧壁的一部分和第二多沟道有源图案ap2的侧壁的一部分上。第一多沟道有源图案ap1和第二多沟道有源图案ap2各自从场绝缘膜105的上表面向上突出。
77.场绝缘膜105可以放置在第一连接鳍型图案cf1、第二连接鳍型图案cf2和第三连接鳍型图案cf3上，并且可以覆盖第一连接鳍型图案的上表面cf1_us、第二连接鳍型图案的上表面cf2_us和第三连接鳍型图案的上表面cf3_us。此外，场绝缘膜105可以覆盖第一连接鳍型图案cf1、第二连接鳍型图案cf2和第三连接鳍型图案cf3的侧壁。第一连接鳍型图案cf1、第二连接鳍型图案cf2和第三连接鳍型图案cf3各自不从每个场绝缘膜105的上表面向上突出。
78.场绝缘膜105可以包括例如氧化物膜、氮化物膜、氮氧化物膜或它们的组合膜。
79.第一栅电极120可以放置在衬底100的第一元件区域drg1上，并且可以放置在场绝缘膜105上。第一栅电极120可以与至少一个第一多沟道有源图案ap1相交，并且可以在第二方向d2上较长地延伸。
80.第二栅电极220可以放置在衬底100的第二元件区域drg2上，并且可以放置在场绝缘膜105上。第二栅电极220可以与至少一个第二多沟道有源图案ap2相交，并且可以在第二方向d2上较长地延伸。
81.第一边缘栅电极160可以沿着第一元件区域drg1与连接区域crg之间的边界放置，并且可以环绕第一多沟道有源图案ap1的端部。第一边缘栅电极160可以与多个第一多沟道有源图案ap1相交。第一边缘栅电极160可以在第二方向d2上较长地延伸，并且可以在第一方向d1上与第一栅电极120间隔开。
82.第二边缘栅电极260可以沿着第二元件区域drg2与连接区域crg之间的边界放置，并且可以环绕第二多沟道有源图案ap2的端部。第二边缘栅电极260可以与多个第二多沟道有源图案ap2相交。第二边缘栅电极260可以在第二方向d2上较长地延伸，并且可以在第一方向d1上与第二栅电极220间隔开。
83.与所示出的不同，根据本公开的实施例的半导体装置可以不包括第一边缘栅电极160和第二边缘栅电极260。虽然单个第一边缘栅电极160被示出为沿着第一元件区域drg1与连接区域crg之间的边界放置，但是本公开不限于此。虽然单个第二边缘栅电极260被示出为沿着第二元件区域drg2与连接区域crg之间的边界放置，但是本公开不限于此。
84.在图1中，第一栅电极120和第二栅电极220所放置的形状仅是示例，并且本公开不限于此。
85.第一栅电极120、第二栅电极220、第一边缘栅电极160和第二边缘栅电极260可以各自包括导电材料，并且可以包括但不限于例如氮化钛(tin)、碳化钽(tac)、氮化钽(tan)、氮化钛硅(tisin)、氮化钽硅(tasin)、氮化钽钛(tatin)、氮化钛铝(tialn)、氮化钽铝(taaln)、氮化钨(wn)、钌(ru)、钛铝(tial)、碳氮化钛铝(tialcn)、碳化钛铝(tialc)、碳化
钛(tic)、碳氮化钽(tacn)、钨(w)、铝(al)、铜(cu)、钴(co)、钛(ti)、钽(ta)、镍(ni)、铂(pt)、镍铂(nipt)、铌(nb)、氮化铌(nbn)、碳化铌(nbc)、钼(mo)、氮化钼(mon)、碳化钼(moc)、碳化钨(wc)、铑(rh)、钯(pd)、铱(ir)、锇(os)、银(ag)、金(au)、锌(zn)、钒(v)或它们的组合。
86.除了上述导电材料之外，第一栅电极120、第二栅电极220、第一边缘栅电极160和第二边缘栅电极260中的每一个可以包括导电金属氧化物、导电金属氮氧化物等。
87.第一栅极间隔件140可以放置在第一栅电极120的侧壁上。第二栅极间隔件240可以放置在第二栅电极220的侧壁上。第一边缘栅极间隔件170可以放置在第一边缘栅电极160的侧壁上。第二边缘栅极间隔件270可以放置在第二边缘栅电极260的侧壁上。第一栅极间隔件140、第二栅极间隔件240、第一边缘栅极间隔件170和第二边缘栅极间隔件270可以各自在第二方向d2上延伸。
88.第一栅极间隔件140、第二栅极间隔件240、第一边缘栅极间隔件170和第二边缘栅极间隔件270可以具有单层或多层结构，并且可以包括例如氮化硅(si3n4)、氮氧化硅(sion)、氧化硅(sio2)、碳氮氧化硅(siocn)、氮硼化硅(sibn)、氮硼氧化硅(siobn)、碳氧化硅(sioc)和它们的组合中的至少一种。
89.第一栅极绝缘膜130可以沿着第一栅电极120的侧壁和底表面延伸。第二栅极绝缘膜230可以沿着第二栅电极220的侧壁和底表面延伸。第一边缘栅极绝缘膜165可以沿着第一边缘栅电极160的侧壁和底表面延伸。第二边缘栅极绝缘膜265可以沿第二边缘栅电极260的侧壁和底表面延伸。在图6和图7中，第一栅极绝缘膜130和第二栅极绝缘膜230可以沿着场绝缘膜105的上表面延伸。
90.以第一栅极绝缘膜130作为示例，第一栅极绝缘膜130可以沿着从场绝缘膜105向上突出的第一多沟道有源图案ap1的轮廓并且沿着场绝缘膜105的上表面形成。在本公开的实施例中，第一栅极绝缘膜130可以包括沿着从场绝缘膜105向上突出的第一多沟道有源图案ap1的轮廓的界面膜。例如，界面膜可以包括但不限于氧化硅(sio2)。即，界面膜的材料可以根据第一多沟道有源图案ap1的材料而改变。
91.第一栅极绝缘膜130、第二栅极绝缘膜230、第一边缘栅极绝缘膜165和第二边缘栅极绝缘膜265可以各自包括例如氧化硅(sio2)、氮氧化硅(sion)或介电常数高于氧化硅(sio2)的介电常数的高介电常数材料。例如，高介电常数材料可以包括从例如氮化硼(bn)、氧化铪(hfo2)、氧化铪硅(hfsio4)、氧化铪锆(hfzro4)、氧化铪钽(hf2ta2o9)、氧化铪铝(hfalo3)、氧化镧(la2o3)、氧化镧铝(laalo3)、氧化锆(zro2)、氧化锆硅(zrsio4)、氧化钽(ta2o5)、氧化钛(tio2)、氧化钡锶钛(basrti2o6)、氧化钡钛(batio3)、氧化锶钛(srtio3)、氧化钇(y2o3)、氧化铝(al2o3)、氧化铅钪(pb(sc,ta)o3)和铌酸铅锌(pb(zn
1/3
nb
2/3
)o3)中选择的一种或多种。
92.根据本公开的实施例的半导体装置可以包括使用负电容器的nc(负电容)fet。例如，第一栅极绝缘膜130、第二栅极绝缘膜230、第一边缘栅极绝缘膜165和第二边缘栅极绝缘膜265可以各自包括具有铁电性质的铁电材料膜和具有顺电性质的顺电材料膜。
93.铁电材料膜可以具有负电容，而顺电材料膜可以具有正电容。例如，当两个或更多个电容器串联连接并且每个电容器的电容具有正值时，整体电容从单独的电容器中的每一个的电容起减小。例如，两个或多个电容器的电容之和小于每个单独的电容器的电容。另一
方面，当串联连接的两个或多个电容器的电容中的至少一个具有负值时，整体电容可以具有正值，并且可以大于单独的电容中的每一个的绝对值。
94.当具有负电容的铁电材料膜和具有正电容的顺电材料膜串联连接时，串联连接的铁电材料膜和顺电材料膜的整体电容值可以增大。利用增大的整体电容值，包括铁电材料膜的晶体管在室温下可以具有低于60mv/decade的亚阈值摆动(ss)。例如，在负电容fet(nc-fet)中，绝缘铁电材料层用作负电容器，使得沟道表面电势可以被放大为大于栅极电压，因此，该装置可以在室温下以小于60mv/decade的ss操作。
95.铁电材料膜可以具有铁电性质。铁电材料膜可以包括例如氧化铪(hfo2)、氧化铪锆(hfzro4)、氧化钡锶钛(basrti2o6)、氧化钡钛(batio3)和氧化铅锆钛(pb(ti,zr)o3)中的至少一种。在上述铁电材料中的每一种中，金属之间的比率可以变化，并且组成可以是非化学计量的。例如，氧化铪锆可以是通过用锆(zr)掺杂氧化铪(hfo2)而获得的材料。例如，氧化铪锆可以是铪(hf)、锆(zr)和氧(o)的化合物。换句话说，氧化铪锆可以由具有x、y和z的数值的各种组合的hf
x
zryoz表示，而不是由hfzro4表示。
96.铁电材料膜还可以包括掺杂的掺杂剂。例如，掺杂剂可以包括例如铝(al)、钛(ti)、铌(nb)、镧(la)、钇(y)、镁(mg)、硅(si)、钙(ca)、铈(ce)、镝(dy)、铒(er)、钆(gd)、锗(ge)、钪(sc)、锶(sr)和锡(sn)中的至少一种。包括在铁电材料膜中的掺杂剂的类型可以根据铁电材料膜中包括的铁电材料的类型而变化。
97.当铁电材料膜包括氧化铪(hfo2)时，包括在铁电材料膜中的掺杂剂可以包括例如钆(gd)、硅(si)、锆(zr)、铝(al)和钇(y)中的至少一种。然而，本公开不限于此。例如，还可以使用例如以锶(sr)、镧(la)、钛(ti)和钽(ta)为例的其它掺杂剂来掺杂包括氧化铪(hfo2)的铁电材料层。
98.当掺杂剂是铝(al)时，铁电材料膜可以包括3at％(原子％)至8at％的铝(al)。这里，掺杂剂的比率可以是铝(al)与铪(hf)和铝(al)之和的比率。
99.当掺杂剂是硅(si)时，铁电材料膜可以包括大约2at％至大约10at％的硅(si)。当掺杂剂是钇(y)时，铁电材料膜可以包括大约2at％至大约10at％的钇(y)。当掺杂剂是钆(gd)时，铁电材料膜可以包括大约1at％至大约7at％的钆(gd)。当掺杂剂是锆(zr)时，铁电材料膜可以包括大约50at％至大约80at％的锆(zr)。
100.顺电材料膜可以具有顺电性质。顺电材料膜可以包括例如氧化硅(sio2)和/或具有高介电常数的金属氧化物。顺电材料膜中包括的金属氧化物可以包括但不限于例如氧化铪(hfo2)、氧化钡锶钛(basrti2o6)、氧化锆(zro2)和氧化铝(al2o3)中的至少一种。
101.铁电材料膜和顺电材料膜可以包括相同的材料。铁电材料膜具有铁电性质，但是顺电材料膜可以不具有铁电性质。例如，当铁电材料膜和顺电材料膜包括氧化铪(hfo2)时，铁电材料膜中包括的氧化铪(hfo2)的晶体结构与顺电材料膜中包括的氧化铪(hfo2)的晶体结构不同。
102.铁电材料膜可以具有拥有铁电性质的厚度。铁电材料膜的厚度可以是但不限于例如在大约0.5nm至大约10nm的范围内。由于呈现出铁电性质的临界厚度可以针对每种铁电材料而改变，所以铁电材料膜的厚度可以根据铁电材料的类型而改变。
103.在本公开的实施例中，第一栅极绝缘膜130、第二栅极绝缘膜230、第一边缘栅极绝缘膜165和第二边缘栅极绝缘膜265可以各自包括单个铁电材料膜，但是本公开不限于此。
例如，第一栅极绝缘膜130、第二栅极绝缘膜230、第一边缘栅极绝缘膜165和第二边缘栅极绝缘膜265可以各自包括彼此间隔开的多个铁电材料膜。第一栅极绝缘膜130、第二栅极绝缘膜230、第一边缘栅极绝缘膜165和第二边缘栅极绝缘膜265可以各自具有交替堆叠的多个铁电材料膜和多个顺电材料膜的堆叠膜结构。
104.第一栅极封盖图案145、第二栅极封盖图案245、第一边缘栅极封盖图案175和第二边缘栅极封盖图案275可以分别放置在第一栅电极120、第二栅电极220、第一边缘栅电极160和第二边缘栅电极260的上表面上。以第一栅极封盖图案145作为示例，第一栅极封盖图案145可以放置在第一栅极间隔件140的上表面上。第一栅极封盖图案145、第二栅极封盖图案245、第一边缘栅极封盖图案175和第二边缘栅极封盖图案275可以包括例如氮化硅(si3n4)、氮氧化硅(sion)、氧化硅(sio2)、碳氮化硅(sicn)、碳氮氧化硅(siocn)和它们的组合中的至少一种。
105.与所示出的不同，以第一栅极封盖图案145作为示例，第一栅极封盖图案145可以放置在第一栅极间隔件140之间。在这种情况下，第一栅极封盖图案145的上表面可以放置在与第一栅极间隔件140的上表面的平面相同的平面上。
106.与所示出的不同，第一栅极封盖图案145、第二栅极封盖图案245、第一边缘栅极封盖图案175和第二边缘栅极封盖图案275可以不分别放置在第一栅电极120、第二栅电极220、第一边缘栅电极160和第二边缘栅电极260上。
107.第一源极/漏极图案150可以形成在第一多沟道有源图案ap1上，并且可以放置在第一栅电极120的任一侧上。第一源极/漏极图案150可以包括p型杂质或n型杂质。
108.第二源极/漏极图案250可以形成在第二多沟道有源图案ap2上，并且可以放置在第二栅电极220的任一侧上。第二源极/漏极图案250可以包括p型杂质或n型杂质。
109.第一源极/漏极图案150和第二源极/漏极图案250可以各自包括但不限于通过外延工艺形成的外延图案。例如，在本公开的实施例中，可以通过在第一栅电极120的两侧上在第一多沟道有源图案ap1的凹陷区域中执行外延生长工艺来形成第一源极/漏极图案150。可以通过在第二栅电极220的两侧上在第二多沟道有源图案ap2的凹陷区域中执行外延生长工艺来形成第二源极/漏极图案250。第一源极/漏极图案150可以包括在使用第一多沟道有源图案ap1作为沟道区域的晶体管的源极/漏极中，第二源极/漏极图案250可以包括在使用第二多沟道有源图案ap2作为沟道区域的晶体管的源极/漏极中。
110.下层间绝缘膜191形成在场绝缘膜105上，并且可以覆盖第一源极/漏极图案150和第二源极/漏极图案250。下层间绝缘膜191可以形成在第一栅电极120、第二栅电极220、第一边缘栅电极160和第二边缘栅电极260周围。在本公开的实施例中，下层间绝缘膜191的上表面可以与第一栅极封盖图案145、第二栅极封盖图案245、第一边缘栅极封盖图案175和第二边缘栅极封盖图案275的上表面共面，但是本公开不限于此。
111.上层间绝缘膜192可以放置在下层间绝缘膜191上。在本公开的实施例中，连接到栅电极120和220以及源极/漏极图案150和250的布线图案可以放置在上层间绝缘膜192内部。
112.上层间绝缘膜192和下层间绝缘膜191可以各自包括例如氧化硅(sio2)、氮化硅(si3n4)、氮氧化硅(sion)和低介电常数材料中的至少一种。低介电常数材料可以包括但不限于例如氟化原硅酸四乙酯(fteos)、氢倍半硅氧烷(hsq)、双苯并环丁烯(bcb)、原硅酸四
甲酯(tmos)、八甲基环四硅氧烷(omcts)、六甲基二硅氧烷(hmds)、三(三甲基甲硅烷基)硼酸酯(tmsb)、二乙酰氧基二叔丁基硅氧烷(dadbs)、三(三甲基甲硅烷基)磷酸酯(tmsp)、聚四氟乙烯(ptfe)、tonen硅氮烷(tosz)、氟硅酸盐玻璃(fsg)、诸如聚环氧丙烷的聚酰亚胺纳米泡沫、掺杂碳的氧化硅(cdo)、有机硅酸盐玻璃(osg)、silk、非晶氟化碳(a-cf)、二氧化硅气凝胶、二氧化硅干凝胶、介孔二氧化硅或它们的组合。
113.图8a至图10是用于解释根据本公开的实施例的半导体装置的示图。为了便于解释，将主要描述与参照图1至图7描述的那些的不同之处。
114.作为参考，图8a和图8b是沿图1的b-b截取的示例性示图。图9a和图9b是沿图1的c-c截取的示例性示图。图10是沿图1的e-e截取的示例性示图。沿图1的d-d截取的截面图可以具有与图10的形状基本相同的形状。
115.在以下要描述的半导体装置中，包括纳米片的晶体管可以形成在第一元件区域drg1和第二元件区域drg2中。
116.参照图8a至图10，在根据本公开的实施例的半导体装置中，第一多沟道有源图案ap1可以包括第一下鳍型图案bp1和第一片图案ns1。第二多沟道有源图案ap2可以包括第二下鳍型图案bp2和第二片图案ns2。
117.第一下鳍型图案bp1可以沿着第一方向d1延伸。第一片图案ns1可以放置在第一下鳍型图案bp1上以与第一下鳍型图案bp1间隔开。第一下鳍型图案bp1可以通过蚀刻衬底100的一部分来形成，并且/或者可以包括从衬底100生长的外延层。例如，第一下鳍型图案bp1可以通过部分地去除衬底100的上部分来形成，并且因此可以与衬底100一体地形成，但是本公开不限于此。
118.第二下鳍型图案bp2可以沿着第一方向d1延伸。第二片图案ns2可以放置在第二下鳍型图案bp2上以与第二下鳍型图案bp2间隔开。第二下鳍型图案bp2可以通过蚀刻衬底100的一部分来形成，并且/或者可以包括从衬底100生长的外延层。例如，第二下鳍型图案bp2可以通过部分地去除衬底100的上部分来形成，并且因此可以与衬底100一体地形成，但是本公开不限于此。
119.第一片图案ns1和第二片图案ns2可以各自包括在第三方向d3上堆叠的多个片状物的图案。尽管第一片图案ns1和第二片图案ns2中的每一个的数量被示出为三个，但是这仅是为了便于解释，并且它们的数量不限于此。例如，包括在第一多沟道有源图案ap1中的第一片图案ns1的数量可以是两个或多于三个。
120.第一片图案ns1可以连接到第一源极/漏极图案150。第二片图案ns2可以连接到第二源极/漏极图案250。第一片图案ns1和第二片图案ns2可以是用作晶体管的沟道区域的沟道图案。例如，第一片图案ns1和第二片图案ns2可以是纳米片或纳米线。
121.第一下鳍型图案bp1和第二下鳍型图案bp2各自包括元素半导体材料、iv-iv族化合物半导体材料和iii-v族化合物半导体材料中的至少一种。第一片图案ns1与第二片图案ns2可以各自包括元素半导体材料、iv-iv族化合物半导体材料和iii-v族化合物半导体材料中的一种。
122.第二栅极绝缘膜230可以沿着第二下鳍型图案bp2的上表面和场绝缘膜105的上表面延伸。第二栅极绝缘膜230可以环绕第二片图案ns2。第二栅极绝缘膜230被示出为单个层，但是这仅是为了便于描述，并且本公开不限于此。第二栅极绝缘膜230可以包括多个层。
例如，除了如上所述的高介电常数绝缘层之外，第二栅极绝缘膜230还可以包括设置在第二片图案ns2与第二栅电极220之间的界面膜。第一栅极绝缘膜130也可以形成为与第二栅极绝缘膜230的形状基本相同的形状。
123.第二栅电极220放置在第二下鳍型图案bp2上，且第二栅极绝缘膜230放置在第二栅电极220与第二下鳍形图案bp2之间。第二栅电极220与第二下鳍型图案bp2相交。第二栅电极220可以环绕第二片图案ns2且第二栅极绝缘膜230放置在第二栅电极220与第二片图案ns2之间，并且第二栅电极220可以放置在第二下鳍型图案bp2与第二片图案ns2之间以及相邻的第二片图案ns2之间。第一栅电极120也可以形成为与第二栅电极220的形状基本相同的形状。
124.在图8a和图9a中，第一栅极间隔件140不放置在第一下鳍型图案bp1与第一片图案ns1之间以及相邻的第一片图案ns1之间。第二栅极间隔件240不放置在第二下鳍型图案bp2与第二片图案ns2之间以及相邻的第二片图案ns2之间。
125.在图8b和图9b中，第一栅极间隔件140放置在第一下鳍型图案bp1与第一片图案ns1之间以及相邻的第一片图案ns1之间。第二栅极间隔件240放置在第二下鳍型图案bp2与第二片图案ns2之间，并且放置在相邻的第二片图案ns2之间。
126.图11是用于解释根据本公开的实施例的半导体装置的示图。为了便于解释，将主要描述与参照图1和图8a至图10描述的那些的不同之处。
127.作为参考，图1的第二元件区域drg2的描述与参照图9a至图10描述的基本相同。
128.在以下要描述的半导体装置中，包括鳍型图案形状的沟道区域的鳍型晶体管(finfet)可以形成在第一元件区域drg1中，包括纳米片的晶体管可以形成在第二元件区域drg2中。
129.参照图11，在根据本公开的实施例的半导体装置中，第一多沟道有源图案ap1可以包括第一下鳍型图案bp1和第一上鳍型图案up1。
130.第一下鳍型图案bp1可以沿着第一方向d1延伸。第一上鳍型图案up1可以直接连接到第一下鳍型图案bp1。第一上鳍型图案up1可以包括交替地堆叠在第一下鳍型图案bp1上的第一半导体模制图案up_a和第二半导体模制图案up_b。
131.第一半导体模制图案up_a可以包括与图9a至图10的第二片图案ns2的材料相同的材料。如果在制造工艺期间去除第二半导体模制图案up_b，则第一半导体模制图案up_a可以变成图8a和图8b的第一片图案ns1。
132.第一半导体模制图案up_a可以为硅(si)图案，第二半导体模制图案up_b可以为硅锗(sige)图案，但是本公开不限于此。
133.第一上鳍型图案up1可以连接到第一源极/漏极图案150，并且可以用作晶体管的沟道区域。
134.图12和图13是用于解释根据本公开的实施例的半导体装置的示图。为了便于解释，将主要描述与参照图1至图7描述的那些的不同之处。
135.作为参考，图12是示出根据本公开的实施例的半导体装置的示例性布局图。图13是用于解释图12的第一连接鳍型图案的示图。
136.在图12和图13中，在根据本公开的实施例的半导体装置中，第一连接鳍型图案cf1的桥接部分cf1_mp可以延伸到第二元件区域drg2。
137.例如，第一连接鳍型图案的上表面(图3的cf1_us)可以具有“y”形状。
138.第一连接鳍型图案的第一外侧壁cf1_osw1可以是第一分支部分cf1_bp1和桥接部分cf1_mp的侧壁。第一连接鳍型图案的第二外侧壁cf1_osw2可以是第二分支部分cf1_bp2和桥接部分cf1_mp的侧壁。
139.第一连接鳍型图案的桥接部分cf1_mp在第二方向d2上的宽度w1可以随着其远离第一分支部分cf1_bp1和第二分支部分cf1_bp2而减小并且随后增大。
140.在根据本公开的实施例的半导体装置中，桥接部分cf1_mp可以直接连接到两个或更少的第二多沟道有源图案ap2。第一分支部分cf1_bp1和第二分支部分cf1_bp2可以各自直接连接到两个或更少的第一多沟道有源图案ap1。
141.图14至图16是用于解释根据本公开的实施例的半导体装置的示图。为了便于解释，将主要描述与参照图1至图7描述的那些的不同之处。
142.作为参考，图14是用于解释根据本公开的实施例的半导体装置的示例性布局图。图15是用于解释图14的第一连接鳍型图案的示图。图16是沿图14的a-a截取的示例性截面。
143.参照图14至图16，在根据本公开的实施例的半导体装置中，第一连接鳍型图案cf1的桥接部分cf1_mp从第一元件区域drg1延伸到第二元件区域drg2。第一连接鳍型图案cf1不包括分支部分(图2的cf1_bp1、cf1_bp2、cf1_bp3和cf1_bp4)。例如，整个第一连接鳍型图案cf1为桥接部分cf1_mp。
144.第一连接鳍型图案的第一外侧壁cf1_osw1可以是桥接部分cf1_mp的侧壁。第一连接鳍型图案的第二外侧壁cf1_osw2可以是桥接部分cf1_mp的侧壁。
145.第一连接鳍型图案的桥接部分cf1_mp在第二方向d2上的宽度w1可以随着其远离第一元件区域drg1而减小并且随后增大。第一连接鳍型图案cf1在第二方向d2上的宽度w1可以是第一连接鳍型图案的第一外侧壁cf1_osw1与第一连接鳍型图案的第二外侧壁cf1_osw2之间在第二方向d2上的宽度。
146.在根据本公开的实施例的半导体装置中，桥接部分cf1_mp可以直接连接到两个或更少的第一多沟道有源图案ap1。此外，桥接部分cf1_mp可以直接连接到两个或更少的第二多沟道有源图案ap2。
147.在图16中，在第二方向d2上，第一连接鳍型图案的上表面cf1_us的宽度大于第二连接鳍型图案的上表面cf2_us的宽度和第三连接鳍型图案的上表面cf3_us的宽度。各自具有比第一连接鳍型图案cf1的宽度窄的宽度的第二连接鳍型图案cf2放置在第一连接鳍型图案cf1的两侧上。例如，一个第一连接鳍型图案cf1插设在两个第二连接鳍型图案cf2之间。
148.图17至图19是用于解释根据本公开的实施例的半导体装置的示图。为了便于解释，将主要描述与参照图1至图7描述的那些的不同之处。
149.作为参考，图17是用于示出根据本公开的实施例的半导体装置的示例性布局图。图18和图19分别是沿图17的d-d截取的示例性示图。
150.参照图17至图19，在根据本公开的实施例的半导体装置中，第一连接鳍型图案cf1可以直接连接到单个第一多沟道有源图案ap1和两个第二多沟道有源图案ap2。例如，第一连接鳍型图案cf1的第一分支部分cf1_bp1可以直接连接到单个第一多沟道有源图案ap1，而第二分支部分cf1_bp2可以不连接到第一多沟道有源图案ap1中的任何一个。
151.连接到第一连接鳍型图案cf1的第一多沟道有源图案ap1的数量不同于连接到第一连接鳍型图案cf1的第二多沟道有源图案ap2的数量。
152.在图18中，比第一鳍沟槽ft1深的深沟槽dt可以形成在在第二方向d2上彼此相邻的第一多沟道有源图案ap1之间。可以在去除不必要的第一多沟道有源图案ap1的工艺中形成深沟槽dt。
153.在图19中，至少一个虚设鳍型图案dpf可以放置在在第二方向d2上彼此相邻的第一多沟道有源图案ap1之间。虚设鳍型图案dpf可以在第一方向d1上较长地延伸。场绝缘膜105覆盖虚设鳍型图案的上表面dpf_us。虚设鳍型图案dpf不从场绝缘膜105的上表面向上突出。在去除不必要的第一多沟道有源图案ap1的工艺中，当蚀刻深度不够深时，第一多沟道有源图案ap1的下部分可以不被蚀刻，而是可以被保留下来作为虚设鳍型图案dpf。
154.在本公开的实施例中，第一连接鳍型图案cf1的不连接到第一多沟道有源图案ap1的部分在第一方向d1上被切割(例如，通过第二分支部分cf1_bp2的端部部分被切割)的截面图可以类似于图22或图24。在图22或图24中，第一连接鳍型图案cf1的不连接到第一多沟道有源图案ap1的部分在第一方向d1通过第一分支部分cf1_bp1的端部部分被切割。
155.至少一个第二连接鳍型图案cf2可以直接连接到第一多沟道有源图案ap1和第二多沟道有源图案ap2之一，而不是连接到两者。至少一个第三连接鳍型图案cf3可以直接连接到单个第一多沟道有源图案ap1。
156.与所示出的不同，至少一个第三连接鳍型图案cf3可以直接连接到单个第二多沟道有源图案ap2。
157.图20是用于解释根据本公开的实施例的半导体装置的示图。为了便于解释，将主要描述与参照图17至图19描述的那些的不同之处。
158.参照图20，在根据本公开的实施例的半导体装置中，第一连接鳍型图案cf1可以直接连接到单个第一多沟道有源图案ap1和单个第二多沟道有源图案ap2。例如，第一连接鳍型图案cf1的第一分支部分cf1_bp1可以直接连接到单个第一多沟道有源图案ap1，而第二分支部分cf1_bp2可以不连接到第一多沟道有源图案ap1中的任何一个。第一连接鳍型图案cf1的第三分支部分cf1_bp3可以直接连接到单个第二多沟道有源图案ap2，而第四分支部分cf1_bp4可以不连接到第二多沟道有源图案ap2中的任何一个。
159.图21至图25是用于解释根据本公开的实施例的半导体装置的示图。为了便于解释，将主要描述与参照图1至图7描述的那些的不同之处。
160.作为参考，图21是用于示出根据本公开的实施例的半导体装置的示例性布局图。图22和图24分别是沿图21的b-b截取的示例性示图。图23和图25分别是沿图21的d-d截取的示例性示图。
161.参照图21至图25，在根据本公开的实施例的半导体装置中，第一连接鳍型图案cf1直接连接到两个第二多沟道有源图案ap2，但是也可以不直接连接到第一多沟道有源图案ap1。例如，第一连接鳍型图案cf1的第一分支部分cf1_bp1和第二分支部分cf1_bp2可以不连接到第一多沟道有源图案ap1中的任何一个。第一连接鳍型图案cf1的第三分支部分cf1_bp3和第四分支部分cf1_bp4可以各自分别直接连接到第二多沟道有源图案ap2中的一个。
162.在图22和图23中，比第一鳍沟槽ft1深的深沟槽dt可以形成在第一元件区域drg1与连接区域crg之间的边界处。
163.在图24和图25中，在第一元件区域drg1与连接区域crg之间的边界处，第一连接鳍型图案cf1和虚设鳍型图案dpf可以形成边界。尽管第一连接鳍型图案的上表面cf1_us的高度被示出为与虚设鳍型图案的上表面dpf_us的高度不同，但是本公开不限于此。例如，在根据本公开的实施例的制造工艺中，当利用同一工艺同时执行鳍切割工艺和去除不必要的第一多沟道有源图案ap1的工艺时，第一连接鳍型图案的上表面cf1_us的高度可以与虚设鳍型图案的上表面dpf_us的高度相同。鳍切割工艺可以是用于将预有源图案切割成更小的段和/或切割预有源图案的环端的工艺。
164.与所示出的不同，在本公开的实施例中，第一连接鳍型图案cf1可以直接连接到单个第二多沟道有源图案ap2。在本公开的实施例中，第一连接鳍型图案cf1可以不直接连接到第二多沟道有源图案ap2。
165.与所示出的不同，至少一个第二连接鳍型图案cf2可以不直接连接到第一多沟道有源图案ap1和第二多沟道有源图案ap2。此外，至少一个第三连接鳍型图案cf3可以不直接连接到第一多沟道有源图案ap1。至少一个第三连接鳍型图案cf3可以不直接连接到第二多沟道有源图案ap2。
166.图26至图31是用于解释根据本公开的实施例的制造掩模的方法的示图。
167.参照图26，确定掩模目标布局。掩模目标布局可以包括第一布局组和第二布局组。
168.第一布局组可以包括在第四方向d4上较长地延伸的第一布局图案至第三布局图案lo_11、lo_12和lo_13。第一布局图案至第三布局图lo_11、lo_12和lo_13可以在垂直于第四方向d4的第五方向d5上彼此间隔开。
169.第二布局组可以包括在第四方向d4上较长地延伸的第四布局图案至第六布局图案lo_21、lo_22和lo_23。第四布局图案至第六布局图案lo_21、lo_22和lo_23可以在第五方向d5上彼此间隔开。
170.接下来，可以在第一布局图案至第三布局图案lo_11、lo_12和lo_13与第四布局图案至第六布局图案lo_21、lo_22和lo_23之间提取重叠段长度(overlap run length)orl。重叠段长度orl可以指示第一布局组的布局图案与第二布局组的布局图案之间在第四方向d4上的重叠程度。例如，图26示出第二布局图案lo_12与第五布局图案lo_22之间的重叠段长度orl。
171.使用重叠段长度orl来确定在第四方向d4上彼此面对的第一布局组的布局图案与第二布局组的布局图案之间的合并程度。
172.如果重叠段长度orl是a％或更小，则第一布局组的布局图案与第二布局组的布局图案被分类到非合并组中。如果重叠段长度orl超过a％并且为b％或更小，则将第一布局组的布局图案和第二布局组的布局图案分类到软合并组中。如果重叠段长度orl超过b％并且为100％或更小，则第一布局组的布局图案和第二布局组的布局图案被分类到硬合并组中。这里，“a”和“b”是小于100的自然数，并且“a”小于“b”。“a”和“b”的值可以由实际打印的图像或通过利用一组提供的布局图案的仿真而获得的图像来定义。“a”和“b”的值可以根据在打印图像时使用的曝光工具的分辨能力以及在打印图像时使用的掩模的布局图案的尺寸和靠近程度而改变。
173.第二布局图案lo_12和第五布局图案lo_22被分类到软合并组中。第一布局图案lo_11和第四布局图案lo_21被分类到硬合并组中。第三布局图案lo_13和第六布局图案lo_
23被分类到非合并组。
174.下面将描述制造用于实现第二布局图案lo_12和第五布局图案lo_22的掩模布局的方法。此外，图27至图30是对应于图26的部分p的部分。
175.参照图27，在作为长度方向的第四方向d4上重叠的第一目标图案tp1与第二目标图案tp2之间生成虚拟目标图案v_tp。第一目标图案tp1对应于图26的第五布局图案lo_22，第二目标图案tp2对应于图26的第二布局图案lo_12。
176.在第一目标图案tp1、第二目标图案tp2和虚拟目标图案v_tp中生成片段(fragment)。该片段包括正常片段n_frag和虚拟片段v_frag。在第一目标图案tp1和第二目标图案tp2中生成正常片段n_frag。在虚拟目标图案v_tp中生成虚拟片段v_frag。
177.在虚拟目标图案v_tp中生成虚拟评估点v_ep。
178.参照图28，通过将第一掩模数据输入到光学邻近校正(opc)模型中，通过仿真提取第一目标图案tp1和第二目标图案tp2的第一轮廓tp1_c1和tp2_c1。第一掩模数据包括该片段。
179.各种基本数据可以被输入到opc模型中作为输入数据。这里，基本数据可以包括片段的掩模数据。此外，基本数据可以包括诸如光致抗蚀剂(pr)的厚度、折射率和介电常数的程度数据，并且可以包括关于照明系统的源图的数据。然而，基本数据不限于以上例示的数据。另一方面，掩模数据不仅可以包括片段的数据，而且可以包括诸如图案的形式、图案的位置、图案的测量种类(间隔或线的测量)和基本测量值的数据。
180.目标图案的轮廓是通过使用opc模型的仿真而获得的输出，并且可以对应于通过使用光掩模的光刻工艺而形成在晶片上的图案的形式。例如，第一目标图案tp1的第一轮廓tp1_c1和第二目标图案tp2的第一轮廓tp2_c1的形状可以被转印到晶片上。
181.第一目标图案的第一opc图案tp1_opc1和第二目标图案的第一opc图案tp2_opc1可以是用于提取第一目标图案tp1的第一轮廓tp1_c1和第二目标图案tp2的第一轮廓tp2_c1的opc图案。即，当基于通过第一目标图案的第一opc图案tp1_opc1和第二目标图案的第一opc图案tp2_opc1而获取的掩模布局来生成光掩模时，第一目标图案tp1的第一轮廓tp1_c1和第二目标图案tp2的第一轮廓tp2_c1的形状可以被转印到晶片上。
182.接下来，计算边缘放置误差(epe)。epe可以是轮廓与目标图案之间的差异。可以计算第一目标图案tp1、第二目标图案tp2以及第一轮廓tp1_c1和tp2_c1之间的第一正常epe。此外，可以计算虚拟目标图案v_tp与第一轮廓tp1_c1和tp2_c1之间的第一虚拟epe(v_epe)。可以在虚拟评估点v_ep处计算第一虚拟epe。
183.使用第一虚拟epe来确定片段的位移。可以通过将第一虚拟epe乘以反馈来计算位移。反馈可以由执行opc模型的用户设定。例如，尽管反馈可以大于1且小于0，但是不限于大于1且小于0。此外，位移的符号(即，(-)和(+))可以表示片段的移动方向。
184.参考图28和图29，通过从正常片段n_frag移动一位移来定位第一移动正常片段n_frag1，该位移是使用第一虚拟epe确定的。然后可以获得第二掩模数据。
185.通过将第二掩模数据输入到opc模型中，通过仿真提取第一目标图案tp1和第二目标图案tp2的第二轮廓tp1_c2和tp2_c2。
186.第一移动正常片段n_frag1可以被包括在第二掩模数据中。
187.第一目标图案tp1的第二轮廓tp1_c2和第二目标图案tp2的第二轮廓tp2_c2可以
在虚拟目标图案v_tp区域中连接。
188.第一目标图案的第二opc图案tp1_opc2和第二目标图案的第二opc图案tp2_opc2可以是用于提取第一目标图案tp1的第二轮廓tp1_c2和第二目标图案tp2的第二轮廓tp2_c2的opc图案。
189.接着，可以在虚拟评估点v_ep处计算虚拟目标图案v_tp与第二轮廓tp1_c2和tp2_c2之间的第二虚拟epe。
190.重复前述工艺，直到虚拟epe等于或小于设定参考值或者由上述opc模型执行的仿真的次数落在设定参考次数内。例如，通过重复前述工艺，使第二虚拟epe收敛到0nm。如果第二虚拟epe满足上述条件，则第二掩模数据可以被确定为最终掩模数据。
191.如果第二虚拟epe不满足上述条件，则使用第二虚拟epe来确定片段的位移。例如，可以通过将第二虚拟epe乘以反馈来计算位移。该反馈可以由执行opc模型的用户设定。
192.参照图29和图30，通过从第一移动正常片段n_frag1移动一位移来定位第二移动正常片段n_frag2，该位移是使用第二虚拟epe确定的。然后可以获得第三掩模数据。
193.通过将第三掩模数据输入到opc模型中，通过仿真提取第一目标图案tp1和第二目标图案tp2的第三轮廓tp1_c3和tp2_c3。
194.第二移动正常片段n_frag2可以被包括在第三掩模数据中。
195.第一目标图案tp1的第三轮廓tp1_c3和第二目标图案tp2的第三轮廓tp2_c3可以在虚拟目标图案v_tp区域中连接。此外，虚拟目标图案v_tp与第三轮廓tp1_c3和tp2_c3之间的第三虚拟epe可以小于在虚拟评估点v_ep处的设定参考值。
196.第一目标图案的第三opc图案tp1_opc3和第二目标图案的第三opc图案tp2_opc3可以是用于提取第一目标图案tp1的第三轮廓tp1_c3和第二目标图案tp2的第三轮廓tp2_c3的opc图案。
197.第一目标图案的第三opc图案tp1_opc3和第二目标图案的第三opc图案tp2_opc3可以被确定为最终的掩模数据。
198.通常，在通过第一opc仿真的目标图案的轮廓提取中获取的epe以及随后的epe计算可以显著偏离参考值。因此，可以确定在执行opc仿真几次到几十次之后不执行opc仿真。结果，包括已经通过多次opc仿真的执行过程移动的片段数据的掩模数据可以变为最终掩模数据。
199.在本公开的实施例中，在确定最终掩模数据的过程中，可以设定epe的参考值(或v_epe)和由上述opc模型执行的仿真的参考次数两者，并且可以重复执行opc仿真，直到epe的设定参考值(或v_epe)或由上述opc模型执行的仿真的设定参考次数(以较早达到者为准)，以获得掩模数据作为最终掩模数据。
200.参照图26和图31，可以使用最终掩模数据制造光掩模。
201.光掩模可以包括第一光掩模图案至第五光掩模图案m_lp11、m_lp21、m_lp22、m_lp31和m_lp32。
202.可以基于用于实现被分类到硬合并组中的第四布局图案lo_21和第一布局图案lo_11的掩模布局来制造第一光掩模图案m_lp11。可以通过opc模型的仿真的opc图案获取第一光掩模图案m_lp11。
203.可以基于用于实现被分类到软合并组中的第五布局图案lo_22和第二布局图案
lo_12的掩模布局来制造第二光掩模图案m_lp21和第三光掩模图案m_lp22。可以通过图27至图30描述的opc模型的仿真的opc图案获取第二光掩模图案m_lp21和第三光掩模图案m_lp22。
204.可以基于用于实现分类到非合并组中的第六布局图案lo_23和第三布局图案lo_13的掩模布局来制造第四光掩模图案m_lp31和第五光掩模图案m_lp32。可以通过opc模型的仿真的opc图案获取第四光掩模图案m_lp31和第五光掩模图案m_lp32。
205.在执行参照图26至图30描述的opc模型的仿真之后，传输掩模流片(mto)设计数据。通常，mto可以指将完成opc步骤之后的最终掩模数据传递到掩模制造团队以请求掩模制造的过程。因此，mto设计数据可以最终对应于对其执行opc仿真的最终掩模数据。这种mto设计数据可以具有在电子设计自动化(eda)软件等中使用的图形数据格式。例如，mto设计数据可以具有诸如图形数据系统ii(gdsii)或开放原图系统互换标准(oasis)的数据格式，并且可以描述要制造的掩模的期望的掩模图案。
206.在传递mto设计数据之后，执行掩模数据准备(mdp)。mdp可以包括例如称为断裂的格式转换、用于机械读取的条形码、用于检查的标准掩模图案、工作组的扩充等、以及自动和手动方式的验证。这里，工作组可以指创建与诸如多掩模文件的放置信息、标准剂量、光刻速度和曝光方法的命令集相关的文本文件。
207.格式转换(即，断裂)可以指将mto设计数据划分到每个区域中并且将格式改变为用于电子束光刻机的格式的处理。例如，断裂可以包括诸如缩放、数据尺寸调整、数据旋转、图案反射和颜色反转的数据操纵。在通过断裂的转换处理中，可以校正关于在从设计数据传输到晶片上的图像的处理时在某处可能发生的大量系统误差的数据。系统误差的数据校正处理被称为掩模工艺校正(mpc)，并且可以包括例如被称为cd调整的线宽调整、提高图案布置准确度的工作等。因此，断裂可以有助于提高最终掩模的质量，并且可以是预先执行的用于校正掩模工艺的过程。这里，系统误差可以由在光刻工艺、掩模显影和蚀刻工艺、晶片成像工艺等中发生的失真引起。
208.掩模数据准备可以包括mpc。如上所述，mpc指校正在光刻工艺期间发生的误差(即，系统误差)的过程。这里，光刻工艺可以是通常包括电子束写入、显影、蚀刻、烘焙等的概念。例如，mpc可以应用于mto设计数据，以调整掩模的图案元素的尺寸、形状、位置、边缘位置以及/或者在写入掩模时使用的对应电子束剂量(或电子束能量强度)中的一个或多个。此外，可以在光刻工艺之前执行数据处理。数据处理是掩模数据的一种预处理过程，并且可以包括掩模数据的语法检查、光刻时间预测等。
209.在准备掩模数据之后，基于掩模数据曝光掩模衬底。这里，光刻可以指例如电子束写入。这里，可以例如使用多束掩模写入器(mbmw)以灰度写入方式来执行电子束写入。此外，可以使用可变形状束(vsb)光刻机来执行电子束写入。
210.在掩模数据准备步骤之后和光刻工艺之前，可以执行将掩模数据转换为像素数据的工艺。像素数据是直接用于实际光刻的数据，并且可以包括作为光刻目标的关于形状的数据和关于分配给它们中的每一个的剂量的数据。这里，关于形状的数据可以是这样的位图数据：其中通过光栅化等来转换作为矢量数据的形状数据。在生成像素数据之后，可以通过基于像素数据在掩模衬底上照射电子束或多个电子束来执行电子束写入处理。
211.在光刻工艺之后，执行一系列工艺以完成光掩模。例如，该一系列工艺可以包括诸
如显影、蚀刻和清洁等的工艺。此外，用于制造光掩模的一系列工艺可以包括测量工艺、缺陷探查和缺陷修复工艺。此外，可以包括薄膜涂覆工艺。这里，薄膜涂覆工艺可以指这样的工艺：当通过最终的清洗和探查而检查出不存在污染的颗粒或化学污点时，将薄膜附着到光掩模表面以在光掩模的传送和掩模的可用寿命期间保护掩模免受随后的污染。
212.图32a至图34b是用于解释根据本公开的实施例的制造半导体装置的方法的中间阶段图。
213.作为参考，图32b、图33b和图34b分别是沿图32a、图33a和图34a的f-f截取的截面图。另一方面，图32b、图33b和图34b分别是在第二方向d2上切割第二掩模转印图案pt_mp12、第二上硬掩模图案pt_mp22和第二下硬掩模图案pt_mp32的截面图。此外，在第二方向d2上切割第一掩模转印图案pt_mp11、第一上硬掩模图案pt_mp21和第一下硬掩模图案pt_mp31的截面图可以与图32b、图33b和图34b基本相同。此外，在第二方向d2上切割第三掩模转印图案pt_mp13、第三上硬掩模图案pt_mp23和第三下硬掩模图案pt_mp33的截面图可以与图32b、图33b和图34b基本相同。
214.参照图32a和图32b，可以使用光掩模对衬底100执行光刻工艺。
215.可以由参照图26至图31描述的制造掩模的方法制造该光掩模。
216.在衬底100上顺序地形成第一掩模间隔件膜pt_spl1和第二掩模间隔件膜pt_spl2。
217.可以在第二掩模间隔件膜pt_spl2上形成第一掩模转印图案至第三掩模转印图案pt_mp11、pt_mp12和pt_mp13。
218.通过经由光刻工艺将第一光掩模图案(图31的m_lp11)转印到衬底100上来形成第一掩模转印图案pt_mp11。通过经由光刻工艺将第二光掩模图案m_lp21和第三光掩模图案m_lp22转印到衬底100上来形成第二掩模转印图案pt_mp12。通过经由光刻工艺将第四光掩模图案m_lp31和第五光掩模图案m_lp32转印到衬底100上来形成第三掩模转印图案pt_mp13。在本公开的实施例中，第一掩模转印图案至第三掩模转印图案pt_mp11、pt_mp12和pt_mp13可以用作用于自对准四图案化(saqp)工艺的心轴。
219.参照图33a和图33b，可以沿着第一掩模转印图案至第三掩模转印图案pt_mp11、pt_mp12和pt_mp13的外侧壁在第二掩模间隔件膜pt_spl2上形成上间隔件图案。
220.在形成上间隔件图案之后，可以去除第一掩模转印图案至第三掩模转印图案pt_mp11、pt_mp12和pt_mp13。
221.接着，可以使用上间隔件图案作为掩模来蚀刻第二掩模间隔件膜pt_spl2。因此，可以在第一掩模间隔件膜pt_spl1上形成第一上硬掩模图案至第三上硬掩模图案pt_mp21、pt_mp22和pt_mp23。
222.参照图34a和图34b，可以沿着第一上硬掩模图案至第三上硬掩模图案pt_mp21、pt_mp22和pt_mp23的外侧壁在第一掩模间隔件膜pt_spl1上形成下间隔件图案。
223.在形成下间隔件图案之后，可以去除第一上硬掩模图案至第三上硬掩模图案pt_mp21、pt_mp22和pt_mp23。
224.接着，可以使用下间隔件图案作为掩模来蚀刻第一掩模间隔件膜pt_spl1。因此，可以在衬底100上形成第一下硬掩模图案至第三下硬掩模图案pt_mp31、pt_mp32和pt_mp33。
225.接着，可以使用第一下硬掩模图案至第三下硬掩模图案pt_mp31、pt_mp32和pt_mp33作为掩模来蚀刻衬底100。可以通过蚀刻工艺形成具有与第一下硬掩模图案至第三下硬掩模图案pt_mp31、pt_mp32和pt_mp33对应的形状的预多沟道有源图案p_ap。
226.接着，参照图1，通过去除预多沟道有源图案p_ap的位于连接区域crg中的部分，可以在连接区域crg中形成第一连接鳍型图案至第三连接鳍型图案cf1、cf2和cf3。
227.在总结详细描述时，本领域技术人员将理解，在不脱离如所附权利要求中限定的本公开的精神和范围的情况下，可以对所描述的具体实施例进行许多变化和修改。因此，仅以一般性和描述性的含义而非出于限制的目的来使用本公开的公开实施例。