一种半导体器件的形成方法与流程

1.本技术实施例涉及半导体制造技术领域，尤其涉及一种半导体器件的形成方法。


背景技术：

2.传统的二维或平面存储器的集成度主要由单位存储单元占据的面积来确定。近些年来，平面存储器的发展受到精细图案形成技术的影响。在此基础上，为解决平面存储器遇到的困难以及追求更高的集成度和更低的生产成本，三维(3dimension，3d)存储器应运而生。
3.其中，通过将存储单元以三维模式进行堆叠，生产出高单位面积存储密度和高效存储单元性能的三维存储器。随着集成度越来越高，三维存储器的堆叠层数也越来越多，使用光刻工艺形成所需图案的难度也越来越大。
4.因此，如何改进半导体器件的制造工艺，降低半导体器件的制造成本，是目前亟待解决的技术问题。


技术实现要素：

5.有鉴于此，本技术实施例为解决现有技术中存在的至少一个技术问题而提供一种半导体器件的形成方法。
6.为达到上述目的，本技术的技术方案是这样实现的：
7.本技术实施例提供一种半导体器件的形成方法，所述形成方法包括：
8.提供衬底，所述衬底上具有堆叠结构；
9.所述堆叠结构包括待形成的台阶区域，所述待形成的台阶区域包括多个子台阶区域，且每个所述子台阶区域的高度不同；
10.在所述待形成的台阶区域上形成光刻胶层；
11.根据所述待形成的台阶区域内的所述光刻胶层的最高处和最低处之间的高度差，确定对所述光刻胶层的光刻方案。
12.在本技术的一些实施例中，所述根据所述待形成的台阶区域内的所述光刻胶层的最高处和最低处之间的高度差，确定对所述光刻胶层的光刻方案，包括：
13.根据所述光刻胶层的最高处和最低处之间的高度差，将所述待形成的台阶区域划分为多个子区域集合；每个所述子区域集合包括数量大于等于1的所述子台阶区域；
14.分别对不同所述子区域集合内的光刻胶层进行光刻处理。
15.在本技术的一些实施例中，所述根据所述待形成的台阶区域内的所述光刻胶层的最高处和最低处之间的高度差，确定对所述光刻胶层的光刻方案，包括：
16.提供光刻聚焦深度；
17.所述光刻胶层的最高处和最低处之间的高度差小于所述光刻聚焦深度时，对所述待形成的台阶区域内的所述光刻胶层同时进行光刻处理；
18.所述光刻胶层的最高处和最低处之间的高度差大于所述光刻聚焦深度时，将所述
待形成的台阶区域划分为多个子区域集合；每个所述子区域集合包括数量大于等于1的所述子台阶区域；分别对不同所述子区域集合内的光刻胶层进行光刻处理。
19.在本技术的一些实施例中，所述子区域集合内的光刻胶层的最高处和最低处之间的高度差小于光刻聚焦深度。
20.在本技术的一些实施例中，所述在所述待形成的台阶区域上形成光刻胶层之前，所述形成方法还包括：
21.在所述待形成的台阶区域上形成硬掩膜层。
22.在本技术的一些实施例中，所述确定对所述光刻胶层的光刻方案之后，所述形成方法还包括：
23.根据所述光刻方案对所述光刻胶层进行修剪处理，以形成修剪后的光刻胶层；
24.通过所述修剪后的光刻胶层刻蚀所述硬掩膜层，以形成修剪后的硬掩膜层；
25.通过所述修剪后的硬掩膜层刻蚀所述堆叠结构；
26.重复上述修剪和刻蚀的步骤，以在所述子台阶区域形成多级台阶。
27.在本技术的一些实施例中，所述待形成的台阶区域内的所述子台阶区域的高度呈不规律变化。
28.在本技术的一些实施例中，每个所述子台阶区域具有相同的台阶数量，且所述台阶的高度相同。
29.在本技术的一些实施例中，所述堆叠结构包括与多个第二层交替的多个第一层，所述第二层包括与所述第一层不同的材料，并且每个所述台阶具有至少一个所述第一层和至少一个所述第二层。
30.在本技术的一些实施例中，所述半导体器件包括三维存储器。
31.本技术实施例提供了一种半导体器件的形成方法，所述形成方法包括：提供衬底，所述衬底上具有堆叠结构；所述堆叠结构包括待形成的台阶区域，所述待形成的台阶区域包括多个子台阶区域，且每个所述子台阶区域的高度不同；在所述待形成的台阶区域上形成光刻胶层；根据所述待形成的台阶区域内的所述光刻胶层的最高处和最低处之间的高度差，确定对所述光刻胶层的光刻方案。本技术实施例提供的半导体器件的形成方法，根据光刻胶层的最高处和最低处之间的高度差，确定对光刻胶层的光刻方案，有助于光刻胶层形成的图案具有较好的形貌，从而显著地改善由于光刻胶胶层的图案变形而导致的半导体器件出现结构缺陷的问题，进而提高半导体器件的出货率和降低半导体器件的制造成本。
附图说明
32.图1为本技术实施例提供的半导体器件的形成方法的流程图；
33.图2为本技术实施例提供的包括衬底和堆叠结构的半导体器件的剖面结构示意图；
34.图3为本技术实施例提供的一种半导体器件的三维结构示意图；
35.图4为本技术实施例提供的一种半导体器件的剖面结构示意图；
36.图5为光刻工艺的原理示意图；
37.图6为本技术实施例提供的另一种半导体器件的剖面结构示意图；
38.图中包括：100-衬底；200-堆叠结构；201-第一层；202-第二层；300-待形成的台阶
区域；301、302、303、304、305、306、307、308、309-子台阶区域；401、402-子核心区域；500-光刻胶层；600-硬掩膜层；700-透镜。
具体实施方式
39.下面将结合本技术实施方式及附图，对本技术实施方式中的技术方案进行清楚、完整地描述，显然，所描述的实施方式仅仅是本技术的一部分实施方式，而不是全部的实施方式。基于本技术中的实施方式，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施方式，都属于本技术保护的范围。
40.在下文的描述中，给出了大量具体的细节以便提供对本技术更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本技术可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本技术发生混淆，对于本领域公知的一些技术特征未进行描述；即，这里不描述实际实施例的全部特征，不详细描述公知的功能和结构。
41.在附图中，为了清楚，层、区、元件的尺寸以及其相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
42.应当明白，当元件或层被称为“在
……
上”、“与
……
相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在
……
上”、“与
……
直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本技术教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。而当讨论的第二元件、部件、区、层或部分时，并不表明本技术必然存在第一元件、部件、区、层或部分。
43.空间关系术语例如“在
……
下”、“在
……
下面”、“下面的”、“在
……
之下”、“在
……
之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在
……
下面”和“在
……
下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
44.在此使用的术语的目的仅在于描述具体实施例并且不作为本技术的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
45.为了彻底理解本技术，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本技术的技术方案。本技术的较佳实施例详细描述如下，然而除了这些详细描述外，本技术还可以具有其他实施方式。
46.如本文中所使用，术语“半导体器件”是指一种在衬底上具有垂直定向的阵列结构的半导体器件，使得阵列结构在相对于衬底垂直的方向上延伸。
47.如本文中所使用，“z方向”是指垂直于衬底的方向；“x方向”是指平行于衬底的方向；“y方向”是指平行于衬底的方向，且“y方向”与“x方向”相互垂直。
48.传统的二维或平面存储器的集成度主要由单位存储单元占据的面积来确定。近些年来，平面存储器的发展受到精细图案形成技术的影响。在此基础上，为解决平面存储器遇到的困难以及追求更高的集成度和更低的生产成本，三维存储器应运而生。
49.三维存储器采用垂直堆叠多层栅极的方式，通过形成具有更多层数(tier)的栅极以进一步提高存储器的存储容量，降低单位存储容量的存储成本。三维存储器结构可包括外围电路区域(cmos)和存储阵列区域(array)。其中，外围电路区域不仅为存储阵列区域供电，还具备逻辑运算和静电保护作用。存储阵列区域可包括核心区域(core)和台阶区域(stair case)。其中，核心区域可以包括多个沟道结构，每个沟道结构可以耦合到栅极层以形成相应的垂直存储单元串。垂直存储单元串可以包括一个或多个底部选择晶体管(bottom selective transistor，bst)、多个存储单元晶体管(memory cell，mc)以及一个或多个顶部选择晶体管(top selective transistor，tst)，它们沿着衬底的垂直方向(即，z方向)依次串联设置在衬底上。其中，台阶区域可位于核心区域的至少一侧，用来引出存储阵列区域中的栅极层的电信号。栅极层作为存储阵列区域的字线，执行读取、编程和擦除等操作。
50.随着集成度越来越高，三维存储器的堆叠层数也越来越多，使用光刻工艺形成所需图案的难度也越来越大。因此，如何改进半导体器件的制造工艺，降低半导体器件的制造成本，是目前亟待解决的技术问题。
51.有鉴于此，本技术实施例提供一种半导体器件的形成方法。其中，半导体器件可以包括三维存储器，下文中将以三维存储器的形成方法为例进行说明，其不应构成对本技术保护范围的限制。
52.参考图1，图1为本技术实施例提供的半导体器件的形成方法的流程图。
53.如图1所示，所述形成方法包括：
54.步骤s101、提供衬底，所述衬底上具有堆叠结构。
55.参考图2，图2为本技术实施例提供的包括衬底和堆叠结构的半导体器件的剖面结构示意图。如图2所示，衬底100上具有堆叠结构200。其中，堆叠结构200包括待形成的台阶区域和待形成的核心区域。在一些实施例中，待形成的台阶区域可以位于待形成的核心区域的两侧。在另一些实施例中，待形成的台阶区域可以位于与其相邻的两个待形成的核心区域的中间。可以理解的是，待形成的核心区域和待形成的台阶区域的相对位置不限于此，可以根据实际需要，设置待形成的核心区域和待形成的台阶区域的相对位置。
56.具体地，衬底可以是单质半导体材料衬底，例如，硅(si)衬底、锗(ge)衬底等；也可以是复合半导体材料衬底，例如，硅锗(sige)衬底等；还可以是绝缘体上硅(silicon-on-insulator，soi)衬底、绝缘体上锗(germanium-on-insulator，geoi)衬底等。其中，衬底优选为硅衬底，用于支撑其上的器件结构。
57.在本技术的一些实施例中，所述堆叠结构包括与多个第二层交替的多个第一层，所述第二层包括与所述第一层不同的材料，并且每个所述台阶具有至少一个所述第一层和
至少一个所述第二层。
58.如图2所示，堆叠结构200包括沿垂直于衬底100的方向(即，z方向)交替堆叠的第一层201与第二层202。其中，堆叠结构的堆叠层数可由本领域技术人员根据实际需要进行选择，例如，32层、64层、128层、192层或者其他层数。一般来说，堆叠层数越多，三维存储器的集成度越高。这里，图2仅用于示意位于衬底上方交替堆叠的第一层和第二层之间的位置关系，图2并未示意出堆叠结构所包括的待形成的台阶区域，即，已经对堆叠结构执行过至少一次光刻工艺而形成的台阶区域，其不构成对本技术保护范围的限定。
59.在本技术的一些实施例中，第一层可以为绝缘层，第二层可以为牺牲层。具体地，第一层的材料可以包括但不限于氧化物材料，例如，氧化硅、氮氧化硅。第二层的材料可以包括但不限于氮化物材料，例如，氮化硅。第一层的材料与第二层的材料不同。为了形成第一层和第二层，可以使用包括但不限于化学气相沉积(chemical vapor deposition，cvd)、物理气相沉积(physical vapor deposition，pvd)、原子层沉积(atomic layer deposition，ald)或者其任何组合的一种或者多种薄膜沉积工艺。
60.仍参考图1，所述形成方法包括：
61.步骤s102、所述堆叠结构包括待形成的台阶区域，所述待形成的台阶区域包括多个子台阶区域，且每个所述子台阶区域的高度不同。
62.参考图3，图3为本技术实施例提供的一种半导体器件的三维结构示意图。如图3所示，堆叠结构包括待形成的台阶区域300，该待形成的台阶区域300包括多个子台阶区域。这里“多个”是指两个或者两个以上。这里，“待形成的台阶区域”是指已经对堆叠结构执行过至少一次光刻工艺而形成的台阶区域，但该台阶区域并非半导体器件最终的结构，因而被称为“待形成的台阶区域”。图3示出的堆叠结构包括沿x方向依次排布的子核心区域401、子台阶区域301、302、303、304、305、306和子核心区域402。图3仅示出堆叠结构包括两个子核心区域和六个子台阶区域的情况，实际上，堆叠结构包括子核心区域的数量和子台阶区域的数量不限于此，子核心区域和子台阶区域的相对位置关系也不限于此。
63.参考图4，图4为本技术实施例提供的一种半导体器件的剖面结构示意图。如图4所示，堆叠结构包括待形成的台阶区域300，该待形成的台阶区域300包括子台阶区域301、302、303、304、305、306。仍参考图4，这里“子台阶区域的高度”指的是其上表面与衬底100的上表面之间的垂直距离，即，子台阶区域的上表面在z方向上与衬底之间的距离，又或者，子台阶区域的最高点在z方向上与衬底的上表面之间的距离。图4示出的子台阶区域301、302、303、304、305、306的高度依次分别为h1、h2、h3、h4、h5、h6，其中，每个子台阶区域的高度不同。
64.这里图3和图4示出的半导体器件的形貌示意图并非半导体器件最终的形貌示意图。本技术实施例提供的技术方案可视为在图3或图4示出的半导体器件的基础上，继续形成光刻胶层后执行至少一次光刻工艺。本技术实施例提供的半导体器件的形成方法，在每个所述子台阶区域的高度不同的情况下，继续形成光刻胶层后执行至少一次光刻工艺。也就是说，本技术实施例中形成光刻胶层并进行光刻的过程发生在刻蚀形成台阶的中期或者后期阶段。
65.在本技术的一些实施例中，每个所述子台阶区域的宽度可以相同，也可以不同，本领域技术人员可以根据实际需要进行设置。这里“子台阶区域的宽度”指的是子台阶区域在x方向上的宽度。
66.在本技术的优选实施例中，在沿x方向上，多个所述子台阶区域的宽度相同。仍参考图4，子台阶区域301、302、303、304、305、306的宽度依次分别为w1、w2、w3、w4、w5、w6。将多个子台阶区域的宽度设置为相同的宽度，以便于简化半导体器件的制造工艺。
67.仍参考图1，所述形成方法包括：
68.步骤s103、在所述待形成的台阶区域上形成光刻胶层。
69.如上所述，在堆叠结构内确定出待形成的台阶区域和待形成的核心区域后，在待形成的台阶区域上形成光刻胶层(photoresist，pr)。此时，已经对堆叠结构进行刻蚀以形成台阶，半导体器件的结构可参考图3和图4。但是，图3和图4示出的半导体器件的形貌示意图仅仅为刻蚀形成台阶的中期或者后期阶段的形貌示意图，并非半导体器件最终的形貌示意图。因此，这里仍然在所述待形成的台阶区域上形成光刻胶层。
70.具体地，形成光刻胶层可以包括气相成底膜、旋转涂胶和软烘等步骤。其中，在堆叠结构上形成底膜，该底膜用于增加后续形成光刻胶层与堆叠结构之间的粘附性；使用旋转涂覆法形成光刻胶层后，通过软烘以去除光刻胶中的溶剂。
71.图形曝光(lithography)利用掩膜版(reduction reticle)上的几何图形，通过光化学反应，将图案转移到覆盖在半导体结构上的光刻胶层上。这里光刻胶层的材料是对光敏感的化学物，根据化学反应机理和显影原理，光刻胶可以分为正胶(positive resist)和负胶(negative resist)两类。对于正胶而言，曝光的部分容易溶解，在显影(develop)步骤中被曝光的区域较容易被去除。对于负胶而言，曝光的部分不容易溶解，在显影步骤中被曝光的区域不会被去除。因此，正胶上形成的图案将会与掩膜版上的图案相同，负胶上形成的图案将与掩膜版上的图案反相。
72.在本技术的一些实施例中，所述在所述待形成的台阶区域上形成光刻胶层之前，所述形成方法还包括：
73.在所述待形成的台阶区域上形成硬掩膜层。
74.具体地，在待形成的台阶区域上形成硬掩膜层后，在硬掩膜层上形成光刻胶层。其中，硬掩膜层的材料可以包括但不限于氮化钛、氮化硅或者二氧化硅。为了形成硬掩膜层，可以使用包括但不限于化学气相沉积、物理气相沉积、原子层沉积或者其任何组合的一种或者多种薄膜沉积工艺。
75.随着所需图案的尺寸越来越小，仅仅通过光刻胶层转移图案难以提供具有极好轮廓的精细图案。因此，可以在半导体结构和光刻胶层之间形成硬掩膜层来提供精细图案。首先，通过掩膜版在光刻胶层上形成图案，接下来将光刻胶层上的图案转移到硬掩膜层上，然后通过硬掩膜层将最终的图案转移到待刻蚀的半导体结构上，从而实现精细图案转移。
76.仍参考图4，各子台阶区域的高度不同，且各子台阶区域的高度差异较大，即，在待形成的台阶区域内光刻胶层的最大高度差也较大。这意味着在一次曝光过程中，聚焦深度(depth of focus，dof)需要覆盖(cover)的高度差也较大。因此，当光刻胶层的厚度超过聚焦深度时，曝光显影后，光刻胶层的图案可能出现变形，从而导致后续刻蚀工艺中半导体结构出现缺陷。由于曝光过程中，dof需要覆盖的光刻胶层的高度差过大，光刻胶层的图案可能出现变形，进而导致子台阶区域内刻蚀出的台阶存在缺陷。
77.参考图5，图5为光刻工艺的原理示意图。如图5所示，光刻胶层500位于硬掩膜层600上，光通过掩膜版上的小孔图形衍射进行第一次傅里叶变换，再通过透镜700聚焦进行
第二次傅里叶变换。聚焦深度指的是焦点上下的一个范围，在这个范围内，图形连续保持清晰。一般来说，聚焦深度需要完全覆盖光刻胶层的高度，这样一次曝光可以保证光刻胶层的最低处和最高处都处于聚焦范围之内。仍参考图4，随着堆叠结构层数的增加，不同子台阶区域的高度差也增加，可能出现光刻胶层的最低处和最高处之间的高度差大于聚焦深度的情况，使得光刻胶层的最低处或者光刻胶层的最高处超出聚焦深度范围，从而造成图形的失焦。光刻工艺中当光刻胶层的高度差大于dof时，会出现光刻胶层部分失焦的情况，即仅能对光刻胶层的从表面到厚度为dof范围内的部分进行曝光，而超出dof范围的部分则为失焦部分，不能实现良好曝光。如此，由于曝光过程中，dof需要覆盖的光刻胶层的高度差过大，光刻胶层的图案可能出现变形，进而导致子台阶区域内刻蚀出的台阶存在缺陷。
78.仍参考图1，所述形成方法包括：
79.步骤s104、根据所述待形成的台阶区域内的所述光刻胶层的最高处和最低处之间的高度差，确定对所述光刻胶层的光刻方案。
80.本技术提供的半导体器件的形成方法中，预先获取待形成的台阶区域内光刻胶层的最高处和最低处之间的高度差，更具体而言，获取不同子台阶区域上的光刻胶层之间的高度差，根据高度差以确定光刻胶层的光刻方案，有助于光刻胶层形成的图案具有较好的形貌，从而显著地改善由于光刻胶胶层的图案变形而导致的半导体器件出现结构缺陷的问题，进而提高半导体器件的出货率和降低半导体器件的制造成本。
81.在本技术的一些实施例中，所述根据所述待形成的台阶区域内的所述光刻胶层的最高处和最低处之间的高度差，确定对所述光刻胶层的光刻方案，包括：
82.根据所述光刻胶层的最高处和最低处之间的高度差，将所述待形成的台阶区域划分为多个子区域集合；每个所述子区域集合包括数量大于等于1的所述子台阶区域；
83.分别对不同所述子区域集合内的光刻胶层进行光刻处理。
84.本技术提供的半导体器件的形成方法中，预先获取待形成的台阶区域内光刻胶层的最高处和最低处之间的高度差，更具体而言，获取不同子台阶区域上的光刻胶层之间的高度差，根据高度差值以确定光刻胶层的光刻方案。参考图6，图6为本技术实施例提供的另一种半导体器件的剖面结构示意图。如图6所示，待形成的台阶区域包括三个子台阶区域307、308、309，子台阶区域307的最高点(或上表面)与衬底的上表面沿在z方向上的高度差为h
72
，子台阶区域307的最低点与衬底的上表面沿在z方向上的高度差为h
71
；子台阶区域308的最高点(或上表面)与衬底的上表面沿在z方向上的高度差为h
82
，子台阶区域308的最低点与衬底的上表面沿在z方向上的高度差为h
81
；子台阶区域309的最高点(或上表面)与衬底的上表面沿在z方向上的高度差为h
92
，子台阶区域309的最低点与衬底的上表面沿在z方向上的高度差为h
91
。因而，在待形成的台阶区域内，执行光刻工艺需要光刻胶完全覆盖待形成的台阶区域内的最大高度差，即，待形成的台阶区域内光刻胶层的最高处和最低处之间的高度差为(h
92-h
71
)，这里，可以将待形成的台阶区域划分为多个子区域集合。
85.这里可以将图6示出的待形成的台阶区域划分为两个子区域集合，分别为第一子区域集合和第二子区域集合，其中，第一子区域集合包括子台阶区域307，第二子区域集合包括子台阶区域308和309。此时，第一子区域集合内光刻胶层的高度差为(h
72-h
71
)，第二子区域集合内光刻胶层的高度差为(h
92-h
81
)。在上述划分方案中，(h
72-h
71
)小于(h
92-h
71
)且(h
92-h
81
)小于(h
92-h
71
)。
86.或者，可以将待形成的台阶区域划分为两个子区域集合，分别为第一子区域集合和第二子区域集合，其中，第一子区域集合包括子台阶区域307和308，第二子区域集合包括子台阶区域309。此时，第一子区域集合内光刻胶层的高度差为(h
82-h
71
)，第二子区域集合内光刻胶层的高度差为(h
92-h
91
)。在上述划分方案中，(h
82-h
71
)小于(h
92-h
71
)且(h
92-h
91
)小于(h
92-h
71
)。
87.又或者，可以将待形成的台阶区域划分为三个子区域集合，分别为第一子区域集合、第二子区域集合和第三子区域集合，其中，第一子区域集合包括子台阶区域307，第二子区域集合包括子台阶区域308，第三子区域集合包括子台阶区域309。此时，第一子区域集合内光刻胶层的高度差为(h
72-h
71
)，第二子区域集合内光刻胶层的高度差为(h
82-h
81
)，第三子区域集合内光刻胶层的高度差为(h
92-h
91
)。在上述划分方案中，(h
72-h
71
)小于(h
92-h
71
)且(h
82-h
81
)小于(h
92-h
71
)且(h
92-h
91
)小于(h
92-h
71
)。
88.本技术提供的半导体器件的形成方法中，通过将待形成的台阶区域划分为多个子区域集合，使得每个子区域集合内光刻胶层的最高处和最低处之间的高度差小于待形成的台阶区域内光刻胶层的最高处和最低处之间的高度差，分别对每个子区域集合内的光刻胶层进行光刻处理，有助于光刻胶层形成的图案具有较好的形貌。
89.在本技术的一些实施例中，所述根据所述待形成的台阶区域内的所述光刻胶层的最高处和最低处之间的高度差，确定对所述光刻胶层的光刻方案，包括：
90.提供光刻聚焦深度；
91.所述光刻胶层的最高处和最低处之间的高度差小于所述光刻聚焦深度时，对所述待形成的台阶区域内的所述光刻胶层同时进行光刻处理；
92.所述光刻胶层的最高处和最低处之间的高度差大于所述光刻聚焦深度时，将所述待形成的台阶区域划分为多个子区域集合；每个所述子区域集合包括数量大于等于1的所述子台阶区域；分别对不同所述子区域集合内的光刻胶层进行光刻处理。
93.本技术提供的半导体器件的形成方法中，预先获取待形成的台阶区域内光刻胶层的最高处和最低处之间的高度差，更具体而言，获取不同子台阶区域上的光刻胶层之间的高度差，根据高度差与光刻聚集深度之间的大小关系，确定光刻胶层的光刻方案。
94.根据式1可计算得到聚焦深度：
[0095][0096]
其中，λ为光源的波长，na为曝光系统的数值孔径。
[0097]
如上所述，曝光处理中使用不同波长的光源决定了聚焦深度。光刻法中，从最初使用具有636nm波长(即，g线)和365nm(即，i线)的光源的光刻设备，发展到使用作为氟化氪(krf)准分子激光束的具有248nm波长的光刻设备。为了制备关键尺寸更小的半导体器件，还开发使用具有193nm波长，即，氟化氩(arf)准分子激光束的的光刻设备。
[0098]
本技术提供的半导体器件的形成方法中，根据待形成的台阶区域内光刻胶层的最高处和最低处之间的高度差与光刻聚集深度之间的大小关系，确定光刻胶层的光刻方案。
[0099]
具体地，当光刻胶层的最高处和最低处之间的高度差小于光刻聚焦深度时，此时，待形成的台阶区域内光刻胶层均处于聚焦范围之内，可对待形成的台阶区域内的光刻胶层同时进行光刻处理，经光刻处理后，光刻胶层的图案具有良好形貌。
[0100]
具体地，当光刻胶层的最高处和最低处之间的高度差大于光刻聚焦深度时，此时，待形成的台阶区域内光刻胶层的最高处和最低处之间的高度差超出聚焦范围。因此，可以将待形成的台阶区域划分为多个子区域集合，确保每个所述子区域集合内的光刻胶层的最高处和最低处之间的高度差均小于光刻聚焦深度，分别对不同所述子区域集合内的光刻胶层进行光刻处理，经光刻处理后，光刻胶层的图案具有良好形貌。
[0101]
在本技术的一些实施例中，所述确定对所述光刻胶层的光刻方案之后，所述形成方法还包括：
[0102]
根据所述光刻方案对所述光刻胶层进行修剪处理，以形成修剪后的光刻胶层；
[0103]
通过所述修剪后的光刻胶层刻蚀所述硬掩膜层，以形成修剪后的硬掩膜层；
[0104]
通过所述修剪后的硬掩膜层刻蚀所述堆叠结构；
[0105]
重复上述修剪和刻蚀的步骤，以在所述子台阶区域形成多级台阶。
[0106]
具体地，可以使用修剪和刻蚀(trim-etch)工艺在子台阶区域形成多级台阶。仍参考图6，首先，在子台阶区域307、308、309的表面上形成硬掩膜层和光刻胶层；然后，根据前述技术方案中确定的光刻方案，例如，以子台阶区域307为第一子区域集合，以子台阶区域308和309为第二子区域集合，分别对第一子区域集合和第二子区域集合内的光刻胶层进行光刻处理，以形成图案化的光刻胶层。具体而言，对子区域集合内的光刻胶层进行修剪处理，使得光刻胶层沿x方向的边缘向其覆盖的子台阶区域的中心的方向缩减一个台阶宽度；通过修剪后的光刻胶层刻蚀硬掩膜层，使得硬掩膜层沿x方向的边缘向其覆盖的子台阶区域的中心的方向缩减一个台阶宽度；通过修剪后的硬掩膜层刻蚀堆叠结构。通过多次重复上述光刻胶层、硬掩膜层的修剪以及刻蚀步骤，在每个子台阶区域内形成沿x方向排布的多级台阶。
[0107]
仍参考图6，子台阶区域307、308、309的高度分别为h
72
、h
82
、h
92
，即，子台阶区域307、308、309的最高点在z方向上与衬底的上表面之间的距离分别为h
72
、h
82
、h
92
，其中，每个子台阶区域的高度不同。
[0108]
继续参考图6，子台阶区域307和309包括沿x方向排列的多级台阶，且子台阶区域307和309中多级台阶的高度沿x方向依次增大。这里，“多级台阶的高度”指的是台阶的上表面在z方向上与衬底的上表面之间的距离。以子台阶区域307为例，沿x方向排列的多级台阶的高度依次为s
71
、s
72
、s
73
，即，多级台阶的高度沿x方向依次增大。子台阶区域308包括沿x方向排列的多级台阶，且子台阶区域308中多级台阶的高度沿x方向依次减小。总的来说，相邻的子台阶区域中多级台阶的高度沿x方向呈相反的变化趋势，即，子台阶区域307中多级台阶的高度沿x方向依次增大，子台阶区域308中多级台阶的高度沿x方向依次减小，子台阶区域309中多级台阶的高度沿x方向依次增大。
[0109]
在本技术的一些实施例中，所述待形成的台阶区域内的所述子台阶区域的高度呈不规律变化。参考图4和图6，各子台阶区域的高度不同，且各子台阶区域的高度呈不规律变化，因此，各子台阶区域的上表面在剖视图中呈现出凹凸不平的形貌。
[0110]
在本技术的优选实施例中，在沿x方向上，多个所述子台阶区域的宽度相同。仍参考图6，子台阶区域307、308、309的宽度分别为w7、w8、w9。将多个子台阶区域的宽度设置为相同的宽度，以便于简化半导体器件的制造工艺。
[0111]
在本技术的优选实施例中，每个所述子台阶区域具有相同的台阶数量，且所述台
阶的高度相同。仍参考图6，可以举例的是，子台阶区域308包括10级台阶，各级台阶的高度分别为h
81
、h
82
、h
83
、h
84
、h
85
、h
86
、h
87
、h
88
、h
89
、h
810
，各级台阶的高度均相同。这里，各级台阶的高度指的是某一级台阶的最高点在z方向上与衬底的上表面之间的距离减去该级台阶的最低点在z方向上与衬底的上表面之间的距离。例如，图6示出的子台阶区域308中，虚线圆框中的台阶的最高点在z方向上与衬底的上表面之间的距离为h
83
，虚线圆框中的台阶的最低点在z方向上与衬底的上表面之间的距离为h
81
，那么虚线圆框中的台阶的高度为(h
83-h
81
)，即图6中所示h
810
。将多个子台阶区域内的台阶数量设置为相同数量，且将子台阶区域内的各级台阶高度设置为相同高度，以便于简化半导体器件的制造工艺。
[0112]
本技术实施例提供了一种半导体器件的形成方法，所述形成方法包括：提供衬底，所述衬底上具有堆叠结构；所述堆叠结构包括待形成的台阶区域，所述待形成的台阶区域包括多个子台阶区域，且每个所述子台阶区域的高度不同；在所述待形成的台阶区域上形成光刻胶层；根据所述待形成的台阶区域内的所述光刻胶层的最高处和最低处之间的高度差，确定对所述光刻胶层的光刻方案。本技术实施例提供的半导体器件的形成方法，根据光刻胶层的最高处和最低处之间的高度差，确定对光刻胶层的光刻方案，有助于光刻胶层形成的图案具有较好的形貌，从而显著地改善由于光刻胶胶层的图案变形而导致的半导体器件出现结构缺陷的问题，进而提高半导体器件的出货率和降低半导体器件的制造成本。
[0113]
应理解，说明书通篇中提到的“一个实施例”或“一实施例”意味着与实施例有关的特定特征、结构或特性包括在本技术的至少一个实施例中。因此，在整个说明书各处出现的“在一个实施例中”或“在一实施例中”未必一定指相同的实施例。此外，这些特定的特征、结构或特性可以任意适合的方式结合在一个或多个实施例中。应理解，在本技术的各种实施例中，上述各过程的序号的大小并不意味着执行顺序的先后，各过程的执行顺序应以其功能和内在逻辑确定，而不应对本技术实施例的实施过程构成任何限定。上述本技术实施例序号仅仅为了描述，不代表实施例的优劣。
[0114]
以上所述仅为本技术的优选实施方式，并非因此限制本技术的专利范围，凡是在本技术的发明构思下，利用本技术说明书及附图内容所作的等效结构变换，或直接/间接运用在其他相关的技术领域均包括在本技术的专利保护范围内。