半导体装置结构的制作方法

1.本公开涉及一种半导体装置结构，尤其涉及一种具有半导体鳍片的半导体装置结构。


背景技术：

2.半导体集成电路(integrated circuit,ic)产业已历经了指数成长。ic材料及设计的技术性进步已产生了数个世代的ics，其中各世代都比前一世代具有更小且更复杂的电路。在ic演进的历程中，功能密度(即单位芯片面积的互连装置数目)通常会增加，而几何尺寸(即可使用工艺生产的最小元件(或线))却减少。此微缩化(scaling down)的工艺通常通过提高生产效率及降低相关成本来提供效益。这种微缩化也已增加了ics加工及制造的复杂性。
3.因此，需要改进ics加工及制造。


技术实现要素：

4.本发明实施例提供一种半导体装置结构，包括：半导体鳍片，包括第一部分及第二部分，第一部分具有第一宽度，第二部分具有实质上小于第一宽度的第二宽度，其中第一部分具有第一表面，第二部分具有第二表面，并且第一表面及第二表面是由第三表面所连接，其中第三表面相对于第二表面形成角度，并且角度在约90度至约130度的范围；栅极电极层，设置在半导体鳍片上方；及多个源极/漏极外延部件，设置在栅极电极层的两侧上的半导体鳍片上。
5.本发明实施例提供一种半导体装置结构，包括：半导体结构，包括半导体鳍片及设置在半导体鳍片的第一部分的两侧表面上的两个衬层，并且半导体鳍片的第一部分及两个衬层共具有第一宽度，其中半导体鳍片的第二部分具有与第一宽度实质上相同的第二宽度；栅极电极层，设置在半导体鳍片上方；及多个源极/漏极外延部件，设置在半导体鳍片上且位于栅极电极层的两侧。
6.本发明实施例提供一种半导体装置结构的形成方法，包括：从基板形成半导体鳍片；形成第一衬层在半导体鳍片上；移除第一衬层的多个部分以露出基板的一部分；凹蚀基板以延伸半导体鳍片的高度；形成牺牲栅极堆叠在半导体鳍片的一部分上方；从半导体鳍片形成多个源极/漏极外延部件；移除牺牲栅极堆叠；及形成栅极电极层在半导体鳍片上方。
附图说明
7.本公开的面向从以下详细描述中配合附图可最好地被理解。应强调的是，依据业界的标准做法，各种部件并未按照比例绘制且仅用于说明的目的。事实上，为了清楚讨论，各种部件的尺寸可任意放大或缩小。
8.图1为根据一些实施例，描述制造半导体装置结构的各阶段之一的透视图。
9.图2a至图2g为根据一些实施例，沿着图1的线a-a截取的制造半导体装置结构的各阶段的剖面侧视图。
10.图3a至图3i为根据一些实施例，沿着图2g的线b-b截取的制造半导体装置结构的各阶段的剖面侧视图。
11.图4为根据一些实施例，沿着图3i的线c-c截取的制造半导体装置结构的各阶段之一的剖面侧视图。
12.图5a至图5f为根据替代实施例，沿着图1的线a-a截取的制造半导体装置结构的各阶段的剖面侧视图。
13.图6a至图6c为根据替代实施例，沿着图2g的线b-b截取的制造半导体装置结构的各阶段的剖面侧视图。
14.图7为根据替代实施例，沿着图3i的线c-c截取的制造半导体装置结构的各阶段之一的剖面侧视图。
15.图8a至图8f为根据替代实施例，沿着图1的线a-a截取的制造半导体装置结构的各阶段的剖面侧视图。
16.图9a至图9c为根据替代实施例，沿着图2g的线b-b截取的制造半导体装置结构的各阶段的剖面侧视图。
17.图10为根据替代实施例，沿着图3i的线c-c截取的制造半导体装置结构的各阶段之一的剖面侧视图。
18.附图标记如下：
19.100：半导体装置结构
20.101：基板
21.102：鳍片
22.103：基板部分
23.104：半导体叠层
24.106：第一半导体层
25.108：第二半导体层
26.109：盖层
27.110：掩模结构
28.112：含氧层
29.114：含氮层
30.116：含氧层
31.118：沟槽
32.120：衬层
33.122：第一部分
34.124：第二部分
35.126：绝缘材料
36.128：沟槽
37.130：牺牲栅极介电层
38.131：非平面表面
39.132：第一表面
40.134：第二表面
41.136：第三表面
42.140：牺牲栅极电极层
43.142：掩模结构
44.144：含氧层
45.146：含氮层
46.150：牺牲栅极叠层
47.152：间隔物
48.154：介电间隔物
49.156：s/d外延部件
50.158：接触蚀刻停止层
51.160：层间介电层
52.166：开口
53.168：含氧层
54.170：栅极介电层
55.172：栅极电极层
56.174：介电材料
57.176：顶部
58.202：衬层
59.204：顶表面
60.206：外表面
61.208：半导体结构
62.302：第一衬层
63.304：第二衬层
64.306：顶表面
65.a1：角度
66.a2：角度
67.a3：角度
68.a4：角度
69.h1：高度
70.h2：高度
71.w1：宽度
72.w2：宽度
73.w3：宽度
74.a-a：线
75.b-b：线
76.c-c：线
具体实施方式
77.以下公开提供了许多不同的实施例或范例，以进行本发明实施例的不同部件。以下描述组件及配置方式的具体范例，以简化本发明实施例。当然，这些仅仅是范例，而非意图限制本发明实施例。举例而言，在以下描述中提及于第二部件上形成第一部件，其可包含第一部件及第二部件以直接接触的方式形成的实施例，并且可包含在第一部件及第二部件之间形成额外的部件，使得第一部件及第二部件可不直接接触的实施例。此外，本发明实施例可能在各种范例中重复参考数值以及/或字母。如此重复是为了简明和清楚的目的，而非用以表示所讨论的不同实施例及/或配置之间的关系。
78.再者，此处可能使用空间相对用语，例如“在
……
之下”、“在
……
下方”、“下方的”、“在
……
上方”、“上方的”等类似的用语，以便描述附图中一个部件或特征与另一个(些)部件或特征之间的关系。空间相对用语除了包含图示示出的方位外，也意图包含使用中或操作中的装置的不同方位。当装置被旋转至不同方位时(旋转90度或其他方位)，此处所使用的空间相对描述也将同样地依旋转后的方位来解释。
79.图1至图4为根据一些实施例，示出了用于制造半导体装置结构100的例示性顺序工艺。应理解的是，可在图1至图4所示的工艺之前、期间及之后提供额外操作，并且对于方法的额外实施例，可替换或消除后文描述的一些操作。操作/工艺的顺序可互换。
80.图1为根据一些实施例，制造半导体装置结构100的各阶段之一的透视图。如图1所示，在基板101上方形成半导体叠层104。基板101可为半导体基板。在一些实施例中，基板101包括至少在基板101的表面上的单晶半导体层。基板101可包括单晶半导体材料，例如但不限于硅(silicon,si)、锗(germanium,ge)、硅锗(silicon-germanium,sige)、砷化镓(gallium arsenide,gaas)、锑化铟(indium antimonide,insb)、磷化镓(gallium phosphide,gap)、锑化镓(gallium antimonide,gasb)、砷化铟铝(indium aluminum arsenide,inalas)、砷化铟镓(indium gallium arsenide,ingaas)、磷化镓锑(gallium antimony phosphide,gasbp)、锑化镓砷(gallium arsenic antimonide,gaassb)及磷化铟(indium phosphide,inp)。在本实施例中，基板101是由si所制成。在一些实施例中，基板101为绝缘体上覆半导体(semiconductor-on-insulator)基板，包括设置在两个硅层之间的绝缘层(未示出)。在一面向，绝缘层为氧化物。
81.基板101可包括在基板101的表面上的一层或多层缓冲层(未示出)。缓冲层可用于逐渐将晶格常数从基板的晶格常数改变为在基板101上成长的源极/漏极(source/drain,s/d)区的晶格常数。缓冲层可由外延成长的单晶半导体材料所形成，例如但不限于si、ge、锗锡(germanium tin,gesn)、sige、gaas、insb、gap、gasb、inalas、ingaas、gasbp、gaassb、gan及inp。在一实施例中，基板101包括外延成长在硅基板101上的sige缓冲层。sige缓冲层的锗浓度可从底缓冲层的30原子百分比的锗增加到顶缓冲层的70原子百分比的锗。
82.基板101可包括已经适当地掺杂有杂质(例如，p型或n型杂质)的各种掺杂区。掺质例如为用于p型场效晶体管(field effect transistor,fet)的硼及用于n型fet的磷。
83.半导体叠层104包括第一半导体层106及第二半导体层108。第一半导体层106及第二半导体层108是由具有不同蚀刻选择性及/或氧化速率的半导体材料所制成。举例而言，第一半导体层106是由si所制成，并且第二半导体层108是由sige所制成。在一些实施例中，半导体叠层104包括交替的第一半导体层106及第二半导体层108。第一半导体层106或其部
分可在之后的阶段形成半导体装置结构100的(多个)纳米结构通道。半导体装置结构100可包括纳米结构晶体管。术语纳米结构在本文中用于表示具有纳米级或甚至微米级尺寸并且具有任何合适的形状任何材料部分，而不管部分的横剖面形状如何，上述合适的形状例如细长形状。因此，此术语代指圆形以及实质上为圆形的剖面细长材料部分，以及具有例如圆柱形或实质上矩形剖面的柱状(beam)或条状(bar-shaped)材料部分。半导体装置结构100的(多个)纳米结构通道可被栅极电极层所围绕。纳米结构晶体管可称为纳米片晶体管、纳米线晶体管、全绕式栅极(gate-all-around,gaa)晶体管、多桥通道(multi-bridge-channel,mbc)晶体管、或具有围绕通道的栅极电极层的任何晶体管。后文进一步讨论使用第一半导体层106来定义半导体装置结构100的一个或多个通道。
84.应注意的是，如图1所示，交替设置第一半导体层106的3层及第二半导体层108的3层，是出于描述的目的并且不意图将本公开作出除了权利要求中明确记载范围之外的限制。应理解的是，可在半导体叠层104中形成任意数量的第一半导体层106及第二半导体层108；层数取决于半导体装置结构100的预定通道数。在一些实施例中，第一半导体层106的数量在2至8之间，例如在2至3之间，上述第一半导体层106的数量作为通道数。
85.如后文更详细地描述，第一半导体层106可用作半导体装置结构100的通道，并且基于装置性能考虑来选择厚度。在一些实施例中，每个第一半导体层106具有从约6纳米(nanometers,nm)至约12nm的厚度的范围。第二半导体层108可最终被移除并且用于定义半导体装置结构100的邻近通道之间的垂直距离，并且基于装置性能考虑来选择厚度。在一些实施例中，每个第二半导体层108具有从约2nm至约6nm的厚度的范围。
86.通过任何合适的沉积工艺来形成第一半导体层106及第二半导体层108，上述合适的沉积工艺例如外延。举例而言，半导体叠层104之层的外延成长可通过分子束外延(molecular beam epitaxy,mbe)工艺、金属有机化学气相沉积(metalorganic chemical vapor deposition,mocvd)工艺及/或其他合适的外延成长工艺来进行。
87.如图1所示，可在半导体叠层104上形成盖层109。盖层109可包括半导体材料，例如sige。在一些实施例中，盖层109包括与第二半导体层108相同的材料。
88.图2a至图2g为根据一些实施例，沿着图1的线a-a截取的制造半导体装置结构100的各阶段的横剖面侧视图。如图2a所示，在半导体叠层104上方形成掩模结构110。掩模结构110可包括含氧层116、含氮层114及含氧层112。含氧层112、116可各自为垫(pad)氧化物层，例如sio2层。含氮层114可为垫氮化物层，例如si3n4。掩模结构110可通过任何合适的沉积工艺来形成，例如化学气相沉积(chemical vapor deposition,cvd)工艺。
89.如图2b所示，形成鳍片102。在一些实施例中，每个鳍片102包括由基板101所形成的基板部分103、半导体叠层104的一部分及掩模结构110的一部分。可在形成鳍片102期间移除含氧层116。可使用合适的工艺来制造鳍片102，上述合适的工艺包括双重图案化工艺或多重图案化工艺。一般来说，双重图案化或多重图案化工艺结合了光刻工艺与自对准工艺，以创建出例如，比使用单一、直接光刻工艺所得的节距更小的图案。例如，在一实施例中，在基板上方形成牺牲层，并使用光刻工艺对其进行图案化。使用自对准工艺在图案化的牺牲层旁边形成间隔物。之后去除牺牲层，然后可使用剩余的间隔物或心轴通过蚀刻半导体叠层104及基板101来图案化鳍片102。蚀刻工艺可包括干式蚀刻、湿式蚀刻、反应离子蚀刻(reactive ion etch,rie)及/或其他合适的工艺。如图2a所示，形成两个鳍片，但鳍片的
数量不限于两个。
90.在一些实施例中，可使用合适的工艺来制造鳍片102，上述合适的工艺包括光刻工艺及蚀刻工艺。光刻工艺可包括在掩模结构110上方形成光刻胶(未示出)、将光刻胶暴露于图案、进行曝光后烘烤工艺、以及将光刻胶显影以形成图案化光刻胶。在一些实施例中，可使用电子束(e-beam)光刻工艺来将光刻胶图案化以形成图案化光刻胶。然后可使用图案化的光刻胶来保护基板101的区域及在其上形成的层，且蚀刻工艺在未受保护的区域中穿过掩模结构110、半导体叠层104并进入基板101中形成沟槽118，因此留下延伸的鳍片102。可使用干式蚀刻(例如，rie)、湿式蚀刻及/或其组合来蚀刻沟槽118。
91.如图2c所示，在基板101及鳍片102上形成衬层120。衬层120可包括介电材料，例如氧化物，例如二氧化硅。衬层120可为通过保形工艺所形成的保形层，例如原子层沉积(atomic layer deposition,ald)。可在本文中使用术语“保形”以易于描述在各个区域上具有实质上相同厚度的层。衬层120可具有在约1nm至约5nm的范围的厚度。
92.如图2d所示，移除形成在水平表面上的衬层120的部分以露出部分基板101，并且凹蚀基板101的露出部分。可进行各向异性蚀刻，以移除形成在半导体装置结构100的水平表面上的衬层120的部分，例如在含氮层114上及基板101上的衬层120的部分。形成在鳍片102的侧表面上的衬层120的部分实质上不受影响。接着，通过任何合适的工艺凹蚀基板101的露出部分，上述任何合适的工艺例如干式蚀刻、湿式蚀刻或其组合。凹蚀工艺可为实质上不影响衬层120及含氮层114的选择性工艺。
93.如图2d所示，鳍片102包括第一部分122及位于第一部分122上方的第二部分124。在一些实施例中，第一部分122及第二部分124共同为基板部分103。第一部分122具有宽度w1，宽度w1实质上大于第二部分124的宽度w2。通过凹蚀基板101，将形成在基板101中的掺杂区分开。在一些实施例中，鳍片102的第一部分122包括与邻近鳍片102的第一部分122中的掺杂区分开的掺杂区。基板101的凹蚀将鳍片102的高度从h2增加到h1。随着装置尺寸越来越小，增加的高度h1可能有助于掺杂区的隔离。高度h1可为从鳍片102的底部到最顶部的第一半导体层106的顶表面，高度h2可为从第二部分124的底部至最顶部的第一半导体层106的顶表面。在一些实施例中，高度h1的范围可从约130nm至约300nm，并且第二高度h2的范围可从约100nm至约200nm。此外，随着装置尺寸减小，鳍片102的鳍片宽度也减小。因此，第二部分124的宽度w2的范围可从约5nm至约10nm。如果鳍片102具有实质上定值的宽度w2，则高宽比(aspect ratio)的范围可在约13至约60。具有如此高的高宽比，鳍片102可能在后续工艺期间塌陷(collapse)。为了防止鳍片102在后续工艺中塌陷，在鳍片102的第二部分124的侧表面形成衬层120，且鳍片102的第一部分122具有宽度w1，宽度w1实质上大于第二部分124的宽度w2。因此，鳍片102的第二部分124的宽度w2减小了装置的尺寸，而衬层120及第一部分122的宽度w1减少了鳍片102塌陷的机会。在一些实施例中，宽度w1的范围为约7nm至约20nm，并且宽度w1及宽度w2之间的差值至少为2nm。如果差值小于2nm，则鳍片102可能由于大的高宽比而塌陷。类似地，在一些实施例中，高度h1及高度h2之间的差值至少为20nm。如果差值小于20nm，则鳍片102可能由于具有高度h2的鳍片102部分的大高宽比而塌陷。
94.如图2e所示，在基板101及衬层120上形成绝缘材料126。绝缘材料126填充沟槽118(图2d)。绝缘材料126可首先形成在鳍片102上方，使得鳍片102嵌入于绝缘材料126中。然
后，如第2e所示，进行平坦化操作，使得含氮层114的顶部从绝缘材料126露出，上述平坦化操作例如化学机械抛光(chemical mechanical polishing,cmp)工艺及/或回蚀刻工艺。绝缘材料126可由含氧材料所制成，例如氧化硅或氟硅酸盐玻璃(fluorine-doped silicate glass,fsg)；含氮材料，例如氮化硅、氮氧化硅(silicon oxynitride,sion)、siocn、sicn；低k介电材料；或任何合适的介电材料。在一些实施例中，绝缘材料126可包括与衬层120相同的材料。绝缘材料126可通过任何合适的方法形成，例如低压化学气相沉积(low-pressure chemical vapor deposition,lpcvd)、等离子体增强cvd(plasma enhanced cvd,pecvd)、或流动式化学气相沉积(flowable cvd,fcvd)。
95.如图2f所示，可通过移除位于邻近鳍片102之间的绝缘材料126的一部分及衬层120的一部分来凹蚀绝缘材料126及衬层120以形成沟槽128。沟槽128可由任何合适的移除工艺选择性地移除绝缘材料126及衬层120但不移除半导体叠层104的半导体材料，上述移除工艺例如干式蚀刻或湿式蚀刻。凹蚀工艺也可移除掩模结构110及盖层109，以露出最顶部的第一半导体层106的顶表面。凹蚀的绝缘材料126可为浅沟槽隔离(shallow trench isolation,sti)。然后，在绝缘材料126、衬层120及半导体叠层104上形成牺牲栅极介电层130。牺牲栅极介电层130可包括一层或多层介电材料，例如sio2、sin、高k介电材料及/或其他合适的介电材料。在一些实施例中，可通过cvd工艺、次气压cvd(sub-atmospheric cvd,sacvd)工艺、fcvd工艺、ald工艺、pvd工艺、或其他合适的工艺来沉积牺牲栅极介电层130。
96.如图2f所示，基板部分103包括非平面表面131，具有第一表面132、第二表面134及连接第一表面132及第二表面134的第三表面136，上述基板部分103为基板101从鳍片102的底部到基板101的顶表面的部分，上述基板101的顶表面与最底部的第二半导体层108的底表面接触。在一些实施例中，第一部分122可包括两侧的表面132，并且第二部分124可包括两侧的表面134。第一表面132及第三表面136可形成角度a1，并且第二表面134及第三表面136可形成角度a2。在一些实施例中，角度a1及a2皆大于或等于约90度，例如从约90度至约130度。在一些实施例中，角度a1与角度a2实质上相同。在一些实施例中，角度a1实质上不同于角度a2。
97.如图2g所示，在牺牲栅极介电层130上形成牺牲栅极电极层140及掩模结构142。牺牲栅极电极层140可包括多晶硅(polysilicon)。掩模结构142可包括含氧层144及含氮层146。在一些实施例中，通过各种工艺来形成牺牲栅极电极层140及掩模结构142，上述工艺例如层沉积，例如cvd(包括lpcvd及pecvd)、pvd、ald、热氧化、电子束蒸发、或其他合适的沉积技术、或其组合。
98.图3a至图3i为根据一些实施例，沿着图2g的线b-b截取的制造半导体装置结构100的各阶段的横剖面侧视图。如图3a所示，在一部分鳍片102上形成一个或多个牺牲栅极堆叠150。牺牲栅极堆叠150可包括牺牲栅极介电层130、牺牲栅极电极层140及掩模结构142。牺牲栅极堆叠150可通过对牺牲栅极介电层130、牺牲栅极电极层140及掩模结构142进行图案化及刻蚀来形成。举例而言，图案化工艺例如包括光刻工艺(例如，光刻或电子束光刻)，其可进一步包括光刻胶涂布(例如旋涂)、软烘烤、掩模对准、曝光、曝光后烘烤、光刻胶显影、冲洗、干燥(例如旋转干燥及/或硬烘烤)、其他合适的光刻技术及/或其组合。在一些实施例中，蚀刻工艺可包括干式蚀刻(例如，rie)、湿式蚀刻、其他蚀刻方法及/或其组合。通过对牺牲栅极叠层150进行图案化，在牺牲栅极堆叠150的两侧部分地露出鳍片102的半导体叠层
oxynitride)、氮化碳(carbon nitride)、氧化硅(silicon oxide)、碳氧化硅(silicon carbon oxide)等、或其组合。cesl 158可通过cvd、pecvd、ald或任何合适的沉积技术来形成。在一些实施例中，cesl 158是通过ald工艺所形成的保形层。层间介电(interlayer dielectric,ild)层160可形成在cesl 158上。ild层160的材料可包括由四乙氧基硅烷(tetraethyl orthosilicate,teos)所形成的氧化物、未掺杂的硅酸盐玻璃、或例如下列掺杂的氧化硅：硼磷硅酸盐玻璃(borophosphosilicate glass,bpsg)、熔融石英玻璃(fused silica glass,fsg)、磷硅酸盐玻璃(phosphosilicate glass,psg)、掺硼硅酸盐玻璃(boron doped silicon glass,bsg)及/或其他合适的介电材料。ild层160可通过pecvd工艺或其他合适的沉积技术来沉积。在一些实施例中，在形成ild层160之后，可对半导体装置结构100进行热处理以对ild层160进行退火。
104.如图3f所示，进行平坦化工艺以露出牺牲栅极电极层140。平坦化工艺可为任何合适的工艺，例如cmp工艺。平坦化工艺移除设置在牺牲栅极堆叠150上的ild层160及cesl 158的部分。平坦化工艺也可移除掩模结构142(图3e)。
105.如图3g所示，在形成cesl 158及ild层160之后，移除牺牲栅极电极层140及牺牲栅极介电层130。可通过任何合适的工艺移除牺牲栅极电极层140，例如干式蚀刻、湿式蚀刻、或其组合。在一些实施例中，可使用例如氢氧化四甲铵(tetramethylammonium hydroxide,tmah)溶液的湿式蚀刻剂来选择性地移除牺牲栅极电极层140而不移除ild层160及cesl 158。接着，移除第二半导体层108。如图3g所示，移除工艺露出介电间隔物154及第一半导体层106。移除工艺可为任何合适的工艺，例如干式蚀刻、湿式蚀刻、或其组合。蚀刻工艺可为实质上不影响间隔物152及ild层160的选择性蚀刻工艺。因此，如图3g所示，在半导体装置结构100的通道区中形成开口166。第一半导体层106可在开口166中露出。每个第一半导体层106可为纳米片晶体管的纳米结构通道。
106.如图3h所示，在形成开口166之后，可在开口166中的第一半导体层106及基板部分103的露出表面周围形成含氧层168，然后形成栅极介电层170在含氧层168及间隔物152上，然后在栅极介电层170上形成栅极电极层172。含氧层168可为氧化物层，且栅极介电层170可包括具有大于氧化硅的k值的材料，例如hfo2、zro2、hfalo
x
、hfsio
x
、或al2o3。在一些实施例中，栅极介电层170包括具有k值大于7的材料。可通过任何合适的工艺来形成含氧层168及栅极介电层170，例如ald工艺。在一些实施例中，通过保形工艺来形成含氧层168及栅极介电层170。
107.栅极电极层172形成于栅极介电层170上，以围绕每个第一半导体层106的一部分。栅极电极层172包括一层或多层例如下列的导电材料：多晶硅、铝(aluminum)、铜(copper)、钛(titanium)、钽(tantalum)、钨(tungsten)、钴(cobalt)、钼(molybdenum)、氮化钽(tantalum nitride)、硅化镍(nickel silicide)、硅化钴(cobalt silicide)、tin、wn、tial、tialn、tacn、tac、tasin、金属合金、其他合适的材料及/或其组合。栅极电极层172可通过pvd、cvd、ald、电镀或其他合适的方法来形成。栅极电极层172也可沉积在ild层160上方。形成在ild层160上方的栅极电极层172可通过使用例如cmp来移除直到露出ild层160。
108.如图3i所示，可凹蚀栅极电极层172及栅极介电层170到ild层160的顶表面以下的水平。凹蚀工艺可为任何合适的工艺，例如干式蚀刻、湿式蚀刻、或其组合。在一些实施例中，可凹蚀间隔物152。如图3i所示，介电材料174形成在栅极电极层172及栅极介电层170上
方。介电材料174可包括sio、hfsi、sioc、alo、zrsi、alon、zro、hfo、tio、zralo、zno、tao、lao、yo、tacn、sin、siocn、zrn或sicn。介电材料174可通过任何合适的工艺来形成，例如pecvd。
109.图4为根据一些实施例，沿着图3i的线c-c截取的制造半导体装置结构100的各阶段之一的剖面侧视图。如图4所示，鳍片102的第二部分124包括具有宽度w3的顶部176。顶部176的宽度w3最初可与第二部分124的宽度w2相同，并且在移除第二半导体层108期间可减小宽度w3。因此，第二部分124的顶部176的宽度w3可实质上小于第二部分124的宽度w2。
110.图5a至图5f为根据替代实施例，沿着图1的线a-a截取的制造半导体装置结构100的各阶段的横剖面侧视图。如图5a所示，在形成图2b所示的鳍片102之后，在基板101及鳍片102上形成衬层202。不同于衬层120，衬层202可包括半导体材料，例如硅。衬层202可为通过保形工艺所形成的保形层，上述保形工艺例如ald。衬层202可具有约1nm至约5nm的范围的厚度。
111.如图5b所示，移除形成在水平表面上的衬层202的部分以露出部分基板101，并且凹蚀基板101的露出部分。可进行各向异性蚀刻以移除形成在半导体装置结构100的水平表面上的衬层202的部分，例如在含氮层114上及基板101上。形成在鳍片102的侧表面上的衬层202的部分实质上不受影响。在一些实施例中，相同的各向异性蚀刻工艺也蚀基板101的露出部分。如前文所述，基板101的凹蚀将鳍片102的高度从h2增加到h1。基板部分103可包括第一部分122与第二部分124，且第一部分122具有宽度w1，宽度w1实质上大于第二部分124的宽度w2。与衬层120类似，衬层202形成于鳍片102的第二部分124的侧表面上以防止鳍片102塌陷。
112.如图5c所示，绝缘材料126形成在基板101及衬层202上。如图5d所示，可通过移除位于邻近鳍片102之间的绝缘材料126的一部分来凹蚀绝缘材料126以形成沟槽128。露出衬层202的部分。沟槽128可通过任何合适的移除工艺来形成，例如选择性移除绝缘材料126但不移除半导体叠层104及衬层202的堆叠的半导体材料的干式蚀刻或湿式蚀刻。凹蚀工艺也可移除掩模结构110以露出盖层109的顶表面。
113.如图5e所示，在凹蚀绝缘材料126之后，移除衬层202的露出部分。衬层202的露出部分的移除可通过氧化工艺然后蚀刻工艺来进行。举例而言，衬层202的露出部分的一部分被氧化，并且蚀刻工艺选择性地移除氧化的衬层202而不是半导体叠层104的半导体材料。可控制氧化工艺以氧化衬层202的露出部分的一部分以避免氧化半导体叠层104。可通过氧化及蚀刻工艺氧化及移除盖层109，以保护最顶部的第一半导体层106。氧化/蚀刻工艺可重复直到移除衬层202的露出部分。也可通过循环来氧化/蚀刻工艺来移除盖层109。在一些实施例中，因为蚀刻工艺移除氧化物，所以可凹蚀绝缘材料126。由于氧化/蚀刻工艺，衬层202的顶表面204可能是倾斜的(slanted)。在一些实施例中，顶表面204可相对于鳍片102的第二表面134形成角度a3，且角度a3可为锐角，例如约10度至约80度。衬层202的露出部分的移除露出了半导体叠层104。
114.然后，如图5f所示，在绝缘材料126及半导体叠层104上形成牺牲栅极介电层130。
115.图6a至图6c为根据一些实施例，沿着图2g的线b-b截取的制造半导体装置结构100的各阶段的横剖面侧视图。如图6a所示，在鳍片102的一部分上形成牺牲栅极堆叠150，在牺牲栅极堆叠150的侧壁上形成间隔物152。
116.如图6b所示，将鳍片102未被牺牲栅极堆叠150及间隔物152所覆盖的露出部分凹蚀，移除每个第二半导体层108的边缘部分，形成介电间隔物154在由移除第二半导体层108的边缘部分所产生的空间中，并在鳍片102的基板部分103上形成s/d外延部件156。如图6c所示，可形成cesl 158及ild层160，并且用含氧层168、栅极介电层170及栅极电极层172代替牺牲栅极堆叠150。然后，在栅极电极层172及栅极介电层170上方形成介电材料174。
117.图7为根据替代实施例，沿着图3i的线c-c截取的制造半导体装置结构100的各阶段之一的横剖面侧视图。如图7所示，鳍片102的第二部分124包括顶部176，上述顶部176具有宽度w3，宽度w3实质上小于鳍片102的第二部分124的宽度w2。在一些实施例中，在鳍片102的第二部分124的侧表面上形成的衬层202可具有与鳍片102的第一部分122的第一表面132实质上共平面的外表面206。因此，在一些实施例中，半导体结构208包括半导体鳍片102以及设置在鳍片102的第二部分124上的两个衬层202。半导体结构208具有实质上共平面的外表面132、206。半导体结构208包括单块(monolithic)的第一部分122及具有鳍片102的第二部分124的第二部分及形成在鳍片102的第二部分124的两侧的第二表面134上的两个衬层202。在一些实施例中，半导体结构208可具有定值的宽度w1。半导体结构208可提高掺杂区的隔离并防止鳍片102塌陷。
118.图8a至图8f为根据替代实施例，沿着图1的线a-a截取的制造半导体装置结构100的各阶段的横剖面侧视图。如图8a所示，在形成如图2b所示的鳍片102之后，在基板101及鳍片102上形成第一衬层302，在第一衬层302上形成第二衬层304。第一衬层302可包括与衬层202相同的材料，并且第二衬层304可包括与衬层120相同的材料。第一衬层302及第二衬层304可为保形层并且通过保形工艺来形成，例如ald。在一些实施例中，第一衬层302的厚度可小于衬层202的厚度。举例而言，第一衬层302可具有从约1nm至约3nm的范围的厚度。在一些实施例中，第一衬层302及第二衬层304的总厚度等于衬层202的厚度。
119.如图8b所示，移除形成在水平表面上的第一衬层302及第二衬层304的部分以露出部分的基板101，并且凹蚀基板101的露出部分。可进行第一各向异性蚀刻以移除第二衬层304的部分，并且可进行第二各向异性蚀刻以移除第一衬层302的部分并凹蚀基板101的露出部分。如前文所述，基板101的凹蚀将鳍片102的高度从h2增加到h1。基板部分103可包括第一部分122及第二部分124，且第一部分122具有宽度w1，宽度w1实质上大于第二部分124的宽度w2。与衬层120及衬层202类似，在鳍片102的第二部分124的侧表面上形成第一衬层302及第二衬层304，以防止鳍片102塌陷。
120.如图8c所示，绝缘材料126形成在基板101及第二衬层304上。如图8d所示，可通过移除绝缘材料126的一部分及位于邻近鳍片102之间的第二衬层304来凹蚀绝缘材料126及第二衬层304以形成沟槽128。第一衬层302的部分被露出。凹蚀工艺也可移除掩模结构110以露出盖层109的顶表面。
121.如图8e所示，在凹蚀绝缘材料126之后，移除第一衬层302的露出部分。可通过与移除衬层202的部分相同的氧化/蚀刻工艺来移除第一衬层302的露出部分。然而，因为第一衬层302较衬层202薄，相较于衬层202，第一衬层302的露出部分可更容易移除。在一些实施例中，顶表面306可相对于鳍片102的第二表面134形成角度a4，并且角度a4可为锐角，例如从约10度至约80度。第一衬层302的露出部分的移除露出了半导体叠层104。
122.然后，如图8f所示，在绝缘材料126及半导体叠层104上形成牺牲栅极介电层130。
123.图9a至图9c为根据替代实施例，沿着图2g的线b-b截取的制造半导体装置结构的各阶段的横剖面侧视图。如图9a所示，在鳍片102的一部分上形成牺牲栅极堆叠150，在牺牲栅极堆叠150的侧壁上形成间隔物152。
124.如图9b所示，将鳍片102未被牺牲栅极堆叠150及间隔物152所覆盖的露出部分凹蚀，每个第二半导体层108的边缘部分被移除，介电间隔物154形成在由移除第二半导体层108的边缘部分所产生的空间中，并在鳍片102的基板部分103上形成s/d外延部件156。如图9c所示，可形成cesl 158及ild层160，并且用含氧层168、栅极介电层170及栅极电极层172代替牺牲栅极堆叠150。然后在栅极电极层172及栅极介电层170上方形成介电材料174。
125.图10为根据替代实施例，沿着图3i的线c-c截取的制造半导体装置结构的各阶段之一的横剖面侧视图。如图10所示，鳍片102的第二部分124包括顶部176，顶部176具有宽度w3，宽度w3实质上小于鳍片102的第二部分124的宽度w2。在一些实施例中，鳍片124的第二部分的宽度w2加上形成在第二部分124的侧表面上的两个第一衬层302的厚度仍然小于鳍片102的第一部分122的宽度w1。
126.本公开的实施例提供半导体装置结构100，包括通过两步工艺所形成的一个或多个鳍片102。鳍片102包括具有第一宽度w1的第一部分122及具有小于第一宽度的第二宽度w2的第二部分124。衬层120(或衬层202、302、304)可形成在第二部分124的两侧表面上。一些实施例可达到多个优点。举例而言，第一宽度w1及衬层120(或衬层202、302、304)可防止鳍片102在后续工艺期间塌陷。再者，鳍片102具有延伸的高度h1，因此掺杂区是分开的。
127.一实施例为半导体装置结构。半导体装置结构，包括：半导体鳍片，具有第一部分及第二部分，第一部分具有第一宽度，第二部分具有实质上小于第一宽度的第二宽度，其中第一部分具有第一表面，第二部分具有第二表面，并且第一表面及第二表面是由第三表面所连接。第三表面相对于第二表面形成角度，并且角度在约90度至约130度的范围。结构还包括栅极电极层，设置在半导体鳍片上方；及多个源极/漏极外延部件，设置在栅极电极层的两侧上的半导体鳍片上。
128.在一些实施例中，第一衬层包括介电材料。在一些实施例中，第一衬层包括半导体材料。在一些实施例中，半导体装置结构，还包括第二衬层，设置在第一衬层上。在一些实施例中，第二衬层包括介电材料。在一些实施例中，半导体装置结构，还包括设置在半导体鳍片上方的多个半导体层，其中栅极电极层围绕每个半导体层的至少一部分。在一些实施例中，半导体鳍片的第一部分具有第一高度，并且半导体鳍片的第二部分具有实质上大于第一高度的第二高度。在一些实施例中，第一高度与第二高度之间的差值大于约20nm。在一些实施例中，第一宽度与第二宽度的差值大于约2nm。
129.另一实施例为半导体装置结构。半导体装置结构，包括：半导体结构，包括半导体鳍片及设置在半导体鳍片的第一部分的两侧表面上的两个衬层。半导体鳍片的第一部分及两个衬层共具有第一宽度，且半导体鳍片的第二部分具有与第一宽度实质上相同的第二宽度。结构还包括栅极电极层，设置在半导体鳍片上方；及多个源极/漏极外延部件，设置在半导体鳍片上且位于栅极电极层的两侧。
130.在一些实施例中，两个衬层之一具有外表面，其与半导体鳍片的第二部分的外表面实质上共平面。在一些实施例中，两个衬层中的每个衬层具有顶表面，其中顶表面相对于半导体鳍片的第一部分的侧表面形成锐角。
131.另一实施例是一种方法。方法，包括：从基板形成半导体鳍片；形成第一衬层在半导体鳍片上；移除第一衬层的多个部分以露出基板的一部分；凹蚀基板以延伸半导体鳍片的高度；形成牺牲栅极堆叠在半导体鳍片的一部分上方；从半导体鳍片形成多个源极/漏极外延部件；移除牺牲栅极堆叠；及形成栅极电极层在半导体鳍片上方。
132.在一些实施例中，方法还包括形成绝缘材料在半导体鳍片周围。在一些实施例中，方法还包括凹蚀绝缘材料及第一衬层。在一些实施例中，方法还包括在形成绝缘材料之前形成第二衬层在第一衬层上。在一些实施例中，方法还包括凹蚀第二衬层，其中第一衬层是在凹蚀第二衬层之后被凹蚀。在一些实施例中，第一衬层及第二衬层包括不同的材料。在一些实施例中，第一衬层包括与绝缘材料相同的材料。
133.以上概述数个实施例的部件，以便在本发明所属技术领域中技术人员可更易理解本发明实施例的观点。在本发明所属技术领域中技术人员应理解，他们能以本发明实施例为基础，设计或修改其他工艺及结构，以达到与在此介绍的实施例相同的目的及/或优势。在本发明所属技术领域中技术人员也应理解到，此类等效的工艺及结构并无悖离本发明的精神与范围，且他们能在不违背本发明的精神及范围之下，做各式各样的改变、取代及替换。