制造半导体元件的方法与流程

1.本揭示内容是关于一种制造半导体元件的方法。


背景技术：

2.随着半导体工业发展到纳米技术制程节点以追求更高的元件密度、更高的性能和更低的成本，来自制造和设计问题的挑战引发三维设计的发展，例如多栅极场效晶体管(field effect transistor；fet)，包括鳍式场效晶体管(finfet)和栅极环绕(gate-all-around；gaa)场效晶体管。在finfet中，栅电极与通道区域的三个侧表面相邻，栅介电层介于其间。finfet的栅电极包括透过栅极置换技术形成的一或多层金属材料。


技术实现要素：

3.本揭示内容提供一种制造半导体元件的方法，包含以下操作。形成牺牲栅极结构在基板上方，牺牲栅极结构包括牺牲栅电极。形成第一介电层在牺牲栅极结构上方。形成第二介电层在第一介电层上方。平坦化第二介电层和第一介电层。凹陷第二介电层和第一介电层，使得牺牲栅极结构的上部暴露，而牺牲栅极结构的下部嵌入第一介电层中。形成第三介电层在暴露的牺牲栅极结构上方和第一介电层上方。形成第四介电层在第三介电层上方。平坦化第四介电层和第三介电层，使得牺牲栅电极暴露并且部分的第三介电层保留在凹陷的第一介电层上，其中凹陷第一介电层包括第一蚀刻操作和使用与第一蚀刻操作不同的蚀刻剂的第二蚀刻操作。
4.本揭示内容提供一种制造半导体元件的方法，包含以下操作。形成多个牺牲栅极结构和第一介电层在基板上方，其中各个牺牲栅极结构包括牺牲栅电极，此些牺牲栅极结构嵌入第一介电层中，并且各个牺牲栅极结构的上表面自第一介电层暴露出。部分去除第一介电层。形成第二介电层在部分去除的第一介电层上方。自各个牺牲栅极结构去除牺牲栅电极，从而形成多个栅极空间。形成多个栅电极结构在此些栅极空间中，其中部分去除第一介电层之后，部分去除的第一介电层在相邻的两个牺牲栅极结构之间的峰谷距离为1nm至10nm。
5.本揭示内容提供一种制造半导体元件的方法，包含以下操作。形成多个牺牲栅极结构和第一介电层在基板上方，其中各个牺牲栅极结构包括牺牲栅电极、牺牲栅介电层、设置在牺牲栅电极的多个相对侧面上的多个第一栅极侧壁间隔物和设置在此些第一栅极侧壁间隔物上的多个第二栅极侧壁间隔物，此些牺牲栅极结构嵌入第一介电层中，并且各个牺牲栅极结构的上表面自第一介电层暴露出。部分去除第一介电层。形成第二介电层在部分去除的第一介电层上方。自各个牺牲栅极结构部分去除牺牲栅电极。部分去除此些第二栅极侧壁间隔物。完全去除剩余牺牲栅电极。去除牺牲栅介电层，从而形成栅极空间。形成栅电极结构在栅极空间中。
附图说明
6.当结合随附附图阅读时，从以下详细描述可很好地理解本揭示的态样。需注意的是，根据行业中的标准实务，各特征并未按比例绘制。事实上，出于论述清晰的目的，可任意增加或减少各特征的尺寸。
7.图1示出根据本揭示一实施例的制造半导体元件的循序制程的阶段之一；
8.图2示出根据本揭示一实施例的制造半导体元件的循序制程的阶段之一；
9.图3示出根据本揭示一实施例的制造半导体元件的循序制程的阶段之一；
10.图4示出根据本揭示一实施例的制造半导体元件的循序制程的阶段之一；
11.图5示出根据本揭示一实施例的制造半导体元件的循序制程的阶段之一；
12.图6示出根据本揭示一实施例的制造半导体元件的循序制程的阶段之一；
13.图7示出根据本揭示一实施例的制造半导体元件的循序制程的阶段之一；
14.图8示出根据本揭示一实施例的制造半导体元件的循序制程的阶段之一；
15.图9示出根据本揭示一实施例的制造半导体元件的循序制程的阶段之一；
16.图10示出根据本揭示一实施例的制造半导体元件的循序制程的阶段之一；
17.图11示出根据本揭示一实施例的制造半导体元件的循序制程的阶段之一；
18.图12示出根据本揭示一实施例的制造半导体元件的循序制程的阶段之一；
19.图13示出根据本揭示一实施例的制造半导体元件的循序制程的阶段之一；
20.图14示出根据本揭示一实施例的制造半导体元件的循序制程的阶段之一；
21.图15示出根据本揭示一实施例的制造半导体元件的循序制程的阶段之一；
22.图16示出根据本揭示一实施例的制造半导体元件的循序制程的阶段之一；
23.图17a、17b、17c及17d示出根据本揭示一实施例的制造半导体元件的循序制程的各个阶段；
24.图18a、18b、18c、18d及18e示出根据本揭示一实施例的制造半导体元件的循序制程的各个阶段；
25.图19a及19b示出根据本揭示一实施例的制造半导体元件的循序制程的阶段之一；
26.图20示出根据本揭示一实施例的制造半导体元件的循序制程的阶段之一；
27.图21a、21b及21c示出根据本揭示一实施例的制造半导体元件的循序制程的阶段之一；
28.图22a及22b示出根据本揭示一实施例的制造半导体元件的循序制程的阶段之一；
29.图23a及23b示出根据本揭示一实施例的制造半导体元件的循序制程的阶段之一；
30.图24a及24b示出根据本揭示一实施例的制造半导体元件的循序制程的阶段之一；
31.图25a及25b示出根据本揭示一实施例的制造半导体元件的循序制程的阶段之一；
32.图26a示出根据本揭示一实施例的制造半导体元件的循序制程的阶段之一；
33.图26b示出根据本揭示一实施例的附加蚀刻操作之前和之后的表面轮廓；
34.图27及28示出根据本揭示一实施例的制造半导体元件的循序制程的各个阶段；
35.图29a、29b、29c及29d示出根据本揭示一实施例的制造半导体元件的循序制程的各个阶段之一；
36.图30a、30b及30c示出根据本揭示一实施例的制造半导体元件的循序制程的各个阶段之一；
37.图31a、31b及31c示出根据本揭示一实施例的制造半导体元件的循序制程的各个阶段之一；
38.图32a、32b及32c示出根据本揭示一实施例的制造半导体元件的循序制程的各个阶段之一；
39.图33a、33b、33c及33d示出根据本揭示一实施例的制造半导体元件的循序制程的各个阶段；
40.图34及35示出根据本揭示一实施例的制造半导体元件的循序制程的各个阶段。
41.【符号说明】
42.10:基板
43.11:下部
44.12:掺杂剂
45.15:遮罩层
46.15a:第一遮罩层
47.15b:第二遮罩层
48.20:鳍状结构
49.22:衬垫层
50.30:绝缘材料层/隔离绝缘层
51.40:牺牲栅极结构
52.42:牺牲栅介电层
53.44:牺牲栅电极
54.45:毯覆层/侧壁间隔物
55.45-1:第一侧壁间隔物
56.45-2:第二侧壁间隔物
57.46:垫sin层
58.48:遮罩层
59.49:栅极空间
60.50:源极/漏极(s/d)磊晶层
61.52:空隙
62.60:绝缘衬垫层
63.62:第一介电(ild)层
64.64:第二介电层
65.65:层间介电(ild)层
66.66:第三介电层
67.68:第四介电层
68.69-1:覆盖层
69.69-2:遮罩层
70.81:界面层
71.82:栅介电层
72.83:阻挡层
73.84:第一功函数调整材料(wfm)层
74.85:第二功函数调整材料(wfm)层
75.86:主体金属层
76.88:栅电极层
77.89:绝缘层
78.90:栅极绝缘盖层
79.110:接触孔
80.120:硅化物层
81.130:导电材料
82.200:介电材料
83.220:触点
84.d10:原始深度
85.d11、d20:凹陷量
86.d12:厚度
87.d13:高度
88.d21、d22:峰谷距离
89.d31、d32、d33:尺寸
90.lg:栅极长度
91.θ1、θ2:角度
92.x1-x1、y1-y1、y2-y2、y11-y11:线
93.x、y、z:方向
具体实施方式
94.以下揭示内容提供许多不同的实施例或实例，以便实施本揭示的不同特征。下文描述元件及配置的特定实施例或实例以简化本揭示。当然，这些仅为实例而不是限制性的。举例来说，元件的尺寸不限于所揭示的范围或数值，而是可以取决于制程条件和/或装置的期望特性。此外，在下文描述中，第一特征形成在第二特征上或第二特征上方可包括以直接接触方式形成第一特征及第二特征的实施例，亦可包括在第一特征与第二特征之间可形成附加特征以使第一特征与第二特征可为非直接接触的实施例。为了简单和清楚起见，可以不同比例任意绘制各种特征。
95.此外，为了便于描述，本文可使用空间相对用语，例如“下方”、“下”、“下部”、“上”、“上部”等，以描述如图所示的一元件或特征与另一元件或特征的关系。除了图中绘示的取向之外，空间相对用语旨在涵盖使用或操作中的元件的不同取向。该装置可以其他方式定向(旋转90度或为其他取向)，并且在此使用的空间相对描述可同样地相应解释。此外，用语“由
…
制成”可能意味着“包含”或“由
…
组成”。
96.在栅极置换技术中，首先在通道区域上形成包括牺牲栅电极(例如由多晶硅制成)的牺牲栅极结构，然后以金属栅极结构置换。在栅极置换技术中，采用各种平坦化操作，如化学机械抛光制程，以平坦化介电层、多晶硅层和/或金属层。进一步地，在一些finfet元件中，在栅极置换制程以形成金属栅极结构之后，凹陷金属栅极结构的上部，并在凹陷的栅极
结构上形成绝缘盖层，以确保金属栅电极与相邻的导电触点之间的隔离。在本揭示中，提供一种抑制化学机械抛光(chemical-mechanical polishing；cmp)操作中的凹陷问题并改善绝缘盖层的隔离性质的方法。
97.图1-16示出根据本揭示一实施例的制造fet元件的循序制程。应当理解，可在图1-16所示的制程之前、期间和之后提供附加的操作。对于该方法的附加实施例，以下描述的一些操作可被置换或消除。操作/制程的顺序可互换。
98.如图1所示，注入杂质离子(掺杂剂)12至基板10中，以形成阱区。执行离子注入以防止击穿效应(punch-through effect)。
99.在一实施例中，基板10包括在至少其表面部分上的单晶半导体层。基板10可包括单晶半导体材料，其例如但不限于si、ge、sige、gaas、insb、gap、gasb、inalas、ingaas、gasbp、gaassb和inp。在本实施例中，基板10由si制成。
100.基板10可在其表面区域中包括一或多个缓冲层(未示出)。缓冲层可用以将晶格常数从基板的晶格常数逐渐改变为源极/漏极区域的晶格常数。缓冲层可由磊晶生长的单晶半导体材料形成，其例如但不限于si、ge、gesn、sige、gaas、insb、gap、gasb、inalas、ingaas、gasbp、gaassb、gan、gap和inp。在特定实施例中，基板10包括磊晶生长在基板10上的硅锗(sige)缓冲层。sige缓冲层的锗浓度可从最底部缓冲层的30原子％锗增加到最顶部缓冲层的70原子％锗。
101.基板10可包括已适当地掺杂有杂质(例如p型或n型导电性)的各种区域。掺杂剂12例如为用于n型finfet的硼(bf2)和用于p型finfet的磷。
102.在图2中，在基板10上形成遮罩层15。在一些实施例中，遮罩层15包括第一遮罩层15a和第二遮罩层15b。在一些实施例中，第一遮罩层15a由氮化硅制成，而第二遮罩层15b由氧化硅制成。在其他实施例中，第一遮罩层15a由氧化硅制成，而第二遮罩层15b由氮化硅(sin)制成。第一和第二遮罩层透过化学气相沉积(chemical vapor deposition；cvd)形成，包括低压cvd(low pressure cvd；lpcvd)和电浆增强cvd(plasma enhanced cvd；pecvd)、物理气相沉积(physical vapor deposition；pvd)、原子层沉积(atomic layer deposition；ald)或其他合适的制程。透过使用包括光学微影和蚀刻的图案化操作将遮罩层15图案化为遮罩图案。
103.接下来，如图3所示，透过使用图案化遮罩层15将基板10图案化为沿x方向延伸的鳍状结构20。在图3中，两个鳍状结构20沿y方向配置。然而鳍状结构的数量不限于两个，其可少至一个和三个或更多个。在一些实施例中，在鳍状结构20的两侧形成一或多个虚设鳍状结构，以提高图案化操作中的图案保真度。
104.可透过任何合适的方法图案化鳍状结构20。举例来说，可使用一或多种光学微影制程图案化鳍状结构，包括双重图案化或多重图案化制程。通常双重图案化或多重图案化制程结合光学微影和自对准制程，从而允许创造具有例如比使用单一直接光学微影制程可获得的间距更小的间距的图案。例如，在一实施例中，形成牺牲层在基板上并且使用光学微影制程来图案化。使用自对准制程在图案化牺牲层的旁边形成间隔物。然后去除牺牲层，然后可使用留下的间隔物来图案化鳍状结构。
105.在形成鳍状结构之后，在基板上形成包括一或多层绝缘材料的绝缘材料层，使得鳍状结构完全嵌入绝缘层中。绝缘层的绝缘材料可包括氧化硅、氮化硅、氮氧化硅(sion)、
siocn、sicn、掺氟硅酸盐玻璃(fluorine-doped silicate glass；fsg)或低介电常数介电材料，其透过lpcvd(低压化学气相沉积)、电浆cvd或可流动cvd形成。在形成绝缘层之后可进行退火操作。然后进行平坦化操作，如化学机械抛光(cmp)方法和/或回蚀刻方法，使得鳍状结构20的上表面自绝缘材料层30暴露出，如图4所示。
106.在一些实施例中，在形成绝缘材料层30之前，在图3的结构上形成一或多个衬垫层22，如图4所示。衬垫层22包括氮化硅、sion、sicn、siocn和氧化硅中的一或多种。
107.然后，如图5所示，凹陷绝缘材料层30以形成隔离绝缘层30，从而使鳍状结构20的上部暴露。透过该操作，鳍状结构20透过隔离绝缘层30彼此电性隔离，隔离绝缘层30亦称为浅沟渠隔离(shallow trench isolation；sti)。鳍状结构的下部11嵌入隔离绝缘层30中。
108.形成隔离绝缘层30之后，形成牺牲栅介电层42，如图6所示。牺牲栅介电层42包括一或多层绝缘材料，例如基于氧化硅的材料。在一实施例中，使用透过cvd形成的氧化硅。在一些实施例中，牺牲栅介电层42的厚度在约1nm至约5nm的范围内。
109.图7示出在暴露的鳍状结构20上形成牺牲栅极结构40之后的结构。牺牲栅极结构包括牺牲栅电极44和牺牲栅介电层42。牺牲栅极结构40形成在鳍状结构的一部分上，其将成为通道区域。透过在鳍状结构上先毯覆沉积牺牲栅介电层42形成牺牲栅极结构40。然后在牺牲栅介电层上和鳍状结构上毯覆沉积牺牲栅电极层，使得鳍状结构完全嵌入牺牲栅电极层中。牺牲栅电极层包括硅，如多晶硅或非晶硅。在一些实施例中，牺牲栅电极层受到平坦化操作。使用cvd沉积牺牲栅介电层和牺牲栅电极层，包括lpcvd和pecvd、pvd、ald或其他合适的制程。随后在牺牲栅电极层上形成遮罩层。遮罩层包括垫sin层46和氧化硅遮罩层48。
110.接着对遮罩层进行图案化操作，将牺牲栅电极层图案化为牺牲栅极结构40，如图7所示。以下将更详细地解释牺牲栅极结构40的图案化操作。
111.在一些实施例中，牺牲栅极结构40包括牺牲栅介电层42、牺牲栅电极层44(例如多晶硅)、垫sin层46和氧化硅遮罩层48。透过图案化牺牲栅极结构40，鳍状结构20的上部在牺牲栅极结构40的相对侧上部分地暴露，从而定义源极/漏极(source/drain；s/d)区域，如图7所示。在本揭示中，源极和漏极可互换使用，其结构大致相同。在图7中，形成一个牺牲栅极结构，但牺牲栅极结构的数量不限于一个。在一些实施例中，两个或更多个牺牲栅极结构配置在x方向上。在某些实施例中，在牺牲栅极结构的两侧上形成一或多个虚设牺牲栅极结构，以提高图案保真度。
112.形成牺牲栅极结构40之后，使用cvd或其他合适的方法共形地形成用于侧壁间隔物45的绝缘材料的毯覆层45，如图8所示。以共形方式沉积毯覆层45，使其在牺牲栅极结构的诸如侧壁的垂直表面、水平表面和顶部上形成具有大致相等的厚度。在一些实施例中，沉积毯覆层45至约2nm至约10nm范围内的厚度。在一实施例中，毯覆层45的绝缘材料为基于氮化硅的材料，例如sin、sion、siocn或sicn及其组合。
113.进一步地，如图9所示，在牺牲栅极结构的相对侧壁上形成侧壁间隔物45，然后使s/d区域的鳍状结构向下凹陷至隔离绝缘层30的上表面下方。形成毯覆层45后，使用例如反应离子蚀刻(reactive ion etching；rie)对毯覆层45进行各向异性蚀刻。在各向异性蚀刻制程期间，大部分的绝缘材料自水平表面去除，留下介电间隔物层在垂直表面上，例如牺牲栅极结构的侧壁和暴露的鳍状结构的侧壁。遮罩层48可自侧壁间隔物暴露出。在一些实施
例中，可随后进行各向同性蚀刻，以自暴露的鳍状结构20的s/d区域的上部去除绝缘材料。
114.随后，透过干蚀刻和/或湿蚀刻，使s/d区域的鳍状结构向下凹陷至隔离绝缘层30的上表面下方。如图9所示，部分保留形成在暴露的鳍状结构(鳍侧壁)的s/d区域上的侧壁间隔物45。然而在其他实施例中，形成在暴露的鳍状结构的s/d区域上的侧壁间隔物45被完全去除。在gaafet的情况下，内部间隔物是凹陷s/d区域之后形成的。
115.随后，如图10所示，形成源极/漏极(s/d)磊晶层50。s/d磊晶层50包括一或多层用于n通道fet的si、sip、sic和sicp或用于p通道fet的si、sige、ge、gesn和sigesn。透过使用cvd、ald或分子束磊晶(molecular beam epitaxy；mbe)的磊晶生长方法形成s/d层50。
116.如图10所示，分别自凹陷的鳍状结构生长s/d磊晶层。在一些实施例中，生长的磊晶层在隔离绝缘层上合并并形成空隙52。
117.随后，形成作为蚀刻停止层的绝缘衬垫层60，然后形成层间介电(interlayer dielectric；ild)层65，如图11所示。绝缘衬垫层60由基于氮化硅的材料制成，例如sin，在后续的蚀刻操作中作为接触蚀刻停止层。ild层65的材料包括含si、o、c和/或h的化合物，例如氧化硅、sicoh和sioc。有机材料，例如聚合物，可用于ild层65。形成ild层65之后，进行平坦化操作，例如cmp，使得牺牲栅电极层44的顶部暴露出，如图11所示。
118.接下来，如图12所示，去除牺牲栅电极层44和牺牲栅介电层42，从而在栅极空间49中暴露鳍状结构。ild层65在去除牺牲栅极结构期间保护s/d结构50。可使用电浆干蚀刻和/或湿蚀刻去除牺牲栅极结构。当牺牲栅电极层44为多晶硅并且ild层65为氧化硅时，可使用诸如tmah溶液的湿蚀刻剂选择性去除牺牲栅电极层44。然后使用电浆干蚀刻和/或湿蚀刻去除牺牲栅介电层42。
119.去除牺牲栅极结构之后，在暴露的鳍状结构20周围形成栅介电层82，并且在栅介电层82上形成栅电极层88，如图13所示。
120.在某些实施例中，栅介电层82包括一或多层介电材料，例如氧化硅、氮化硅或高介电常数介电材料、其他合适的介电材料和/或其组合。高介电常数介电材料的实例包括hfo2、hfsio、hfsion、hftao、hftio、hfzro、氧化锆、氧化铝、氧化钛、二氧化铪-氧化铝(hfo
2-al2o3)合金、其他合适的高介电常数介电材料和/或其组合。在一些实施例中，栅介电层82包括形成在通道层与介电材料之间的界面层。
121.可透过cvd、ald或任何合适的方法形成栅介电层82。在一实施例中，使用高共形沉积制程例如ald形成栅介电层82，以确保在通道区域上形成具有均匀厚度的栅介电层。在一些实施例中，栅介电层82的厚度在约1nm至约6nm的范围内。
122.在栅介电层82上形成栅电极层88。栅电极88包括一或多层导电材料，例如多晶硅、铝、铜、钛、钽、钨、钴、钼、氮化钽、硅化镍、硅化钴、tin、wn、tial、tialn、tacn、tac、tasin、金属合金、其他合适的材料和/或其组合。
123.可透过cvd、ald、电镀或其他合适的方法形成栅电极层88。栅电极层亦沉积在ild层65的上表面上。然后透过使用例如cmp平坦化形成在ild层65上的栅介电层和栅电极层，直到露出ild层65的顶面。
124.在平坦化操作之后，凹陷栅电极层88，并且在凹陷的栅电极88上形成绝缘盖层90，如图13所示。在一些实施例中，绝缘盖层90包括一或多层基于氮化硅的材料，例如sin。可透过沉积绝缘材料然后进行平坦化操作来形成绝缘盖层90。
125.在本揭示的某些实施例中，一或多个功函数调整层(未示出)插入在栅介电层82与栅电极88之间。功函数调整层由导电材料制成，例如tin、tan、taalc、tic、tac、co、al、tial、hfti、tisi、tasi或tialc的单层，或这些材料之中的两种或多种的多层。对于n通道fet，使用tan、taalc、tin、tic、co、tial、hfti、tisi和tasi中的一或多种作为功函数调整层，对于p通道fet，使用wn、wcn、w、ru、co、tin或tisin中的一或多种作为功函数调整层。可透过ald、pvd、cvd、电子束蒸镀或其他合适的制程形成功函数调整层。此外，对于n通道fet和p通道fet可分别形成功函数调整层，其可使用不同的金属层。
126.随后，透过使用干蚀刻在ild层65中形成接触孔110，如图14所示。在一些实施例中，蚀刻s/d磊晶层50的上部。
127.在s/d磊晶层50上形成硅化物层120，如图15所示。硅化物层包括wsi、cosi、nisi、tisi、mosi和tasi中的一或多种。然后在接触孔中形成导电材料130，如图16所示。导电材料130包括co、ni、w、ti、ta、cu、al、tin和tan中的一或多种。
128.应当理解，finfet经历进一步的cmos制程以形成各种特征，如接触/通孔、互连金属层、介电层、钝化层等。
129.图17a-18e示出根据本揭示一实施例的图11-12的详细循序制程的各种视图。应当理解，可在图17a-18e所示的制程之前、期间和之后提供附加的操作。对于该方法的附加实施例，以下描述的一些操作可被置换或消除。操作/制程的顺序可互换。以上实施例所解释的材料、制程、方法、尺寸和/或配置可应用于以下实施例，并且可省略对其的详细描述。
130.形成对应至图10的一或多个牺牲栅极结构之后，形成第一介电层62以完全覆盖牺牲栅极结构，并且在第一介电层62上进一步形成由不同于第一介电层62的材料制成的第二介电层64，如图17a所示。在一些实施例中，如图17a所示，牺牲栅极结构包括对应于短通道fet的精细图案(例如栅极长度lg≤20nm)和对应于长通道fet(例如50nm≤lg≤500nm)的粗糙或大图案。此外，在一些实施例中，相邻牺牲栅极结构之间的间隔在与精细图案相同的宽度至精细图案宽度的约2-5倍之间，在50nm至约500nm之间变化。
131.在一些实施例中，第一介电层62由基于氧化硅的材料制成，例如氧化硅、sion和sioc。在一些实施例中，第二介电层64由基于氮化硅的材料制成，例如氮化硅、sion和sicn。在一些实施例中，第二介电层64的厚度小于第一介电层62的厚度。透过lpcvd、电浆cvd、ald或任何其他合适的成膜方法形成第一介电层和第二介电层。在一些实施例中，不形成第二介电层。
132.然后如图17b所示，对第一和第二介电层进行一或多个平坦化操作，以暴露牺牲栅极结构的牺牲栅电极44(多晶硅层)。在一些实施例中，平坦化操作包括cmp操作。在平坦化操作期间，亦去除硬遮罩层(垫sin层46和遮罩层48)。
133.在一些实施例中，平坦化操作包括用以主要蚀刻第二介电层64的第一cmp制程和用以蚀刻第一介电层62的随后的第二cmp制程，当牺牲栅电极的多晶硅层暴露出时结束。
134.接下来，如图17c所示，透过一或多个蚀刻(例如电浆干蚀刻)操作凹陷剩余的第一介电层62，以暴露牺牲栅极结构的上部。在一些实施例中，凹陷量d11为平坦化操作之后第一介电层62的原始深度d10的约10％至约30％，其亦从牺牲栅极结构的顶部测量。在一些实施例中，d10在约100nm至约200nm的范围内。在一些实施例中，d11在约10nm至约60nm的范围内，并且在其他实施例中，在约20nm至约35nm的范围内。
135.随后，如图17d所示，形成第三介电层66以完全覆盖牺牲栅极结构，并且在第三介电层66上进一步形成由与第三介电层66不同的材料制成的第四介电层68。
136.在一些实施例中，第三介电层66由基于氮化硅的材料制成，例如氮化硅、sion和sicn。在一些实施例中，氮化硅层掺杂有一些杂质(扩散氮化硅膜)。在一些实施例中，第四介电层68由基于氧化硅的材料制成，例如氧化硅、sion、teos和sioc。透过lpcvd、电浆cvd、ald、可流动cvd或任何其他合适的成膜方法形成第三和第四介电层。在一些实施例中，沉积温度在约400℃至约600℃的范围内。
137.在一些实施例中，第三介电层66的厚度小于第四介电层68的厚度。在一些实施例中，第三介电层66的厚度在约50nm至约100nm的范围内。在一些实施例中，第三介电层66的厚度为凹陷量d11的深度的2-3倍。当厚度小于该范围时，后续的平坦化操作(cmp)之后介电层的平坦度可能会不足，而当厚度大于该范围时，一些图案密度较低的图案可能会出现凹陷问题和沉积和/或抛光时间可能会增加，这将增加制造成本。在一些实施例中，第四介电层68的厚度在约100nm至约200nm的范围内，以改善后续平坦化(cmp)制程之后的平坦度。
138.然后，如图18a-18c所示，对第一和第二介电层进行平坦化操作，以暴露牺牲栅极结构的牺牲栅电极44。在一些实施例中，平坦化操作包括依序进行的第一cmp制程、第二cmp制程和第三cmp制程。在第一到第三cmp操作中，使用不同的浆料和/或cmp垫。
139.在第一cmp操作中，主要蚀刻第四介电层68。透过采用终点检测技术，第一cmp操作在第三介电层66的表面处停止。在一些实施例中，cmp头的下压力相对较低，在约大于0.1至约2psi的范围内，其用于所有区域以检测终点并且停止在第三介电层66上以抑制凹陷问题。当下压力高于此范围时，在富含氧化物的区域可能会出现凹陷问题。在一些实施例中，第一cmp操作中使用的浆料包括含有ceo2的磨料，其以高蚀刻速率(例如30-160nm/min)蚀刻氧化硅并且大致上不蚀刻氮化硅。
140.在一些实施例中，检测到终点之后，进行附加的过度抛光(过度蚀刻)约10-30秒。如图18a所示，在一些实施例中，由于第三介电层66的上表面的形态，保留住第四介电层的剩余部分。
141.第二cmp操作主要蚀刻第三介电层66，并且透过终点检测技术，在牺牲栅电极层44(多晶硅层)上停止。在一些实施例中，cmp头的下压力相对较低，在约大于零至约3psi的范围内。在一些实施例中，检测到终点之后，进行附加的过度抛光约5-15秒(或主要蚀刻时间的约3-9％)。当过度抛光时间太短时，第三介电层66可能会留在牺牲栅电极44上，而当过度抛光时间太长时，可能会发生大空间部分(见图18d)的凹陷问题。在一些实施例中，在第二cmp操作中，牺牲栅电极层44被轻微蚀刻0.5nm至约2.5nm的量。
142.在一些实施例中，第三cmp操作蚀刻第三介电层66和牺牲栅电极层44。第三cmp操作由时间控制。在一些实施例中，第三cmp操作的蚀刻时间在约5秒至约15秒的范围内。在一些实施例中，在第二cmp操作中，牺牲栅电极层44被蚀刻0.5nm至约5nm的量。在一些实施例中，第三cmp制程之后，剩余的第三介电层66在约15nm至约30nm的范围内。图18c的结构对应至图11的结构，并且ild层65包括第一介电层62和剩余的第三介电层66。在一些实施例中，用于第三cmp中的浆料具有相对高的氮化硅蚀刻速率(例如20-50nm/min)和相对低的多晶硅蚀刻速率。在一些实施例中，剩余的第三介电层的厚度d12为牺牲栅极结构距离隔离绝缘层的上表面的高度d13的约10％至约30％，在一些实施例中，其为约90nm至约180nm。在一些
实施例中，d12在约9nm至约54nm的范围内，而在其他实施例中，在约20nm至约35nm的范围内。
143.在一些实施例中，在牺牲栅极结构之间的大空间部分或粗糙图案部分(相邻牺牲栅极结构之间的距离为约50nm或更多(例如高达约500nm))中，可观察到凹陷，如图18d所示。在一些实施例中，自相邻牺牲栅极结构的顶部测量的凹陷量d20在约1nm至约5nm的范围内。在一些实施例中，剩余第三介电层66的最大厚度(例如在密集图案处观察到)与最小厚度(例如在粗糙图案处观察到)之间的差异在约2nm至约10nm的范围内。
144.在第一至第三cmp制程中，使用具有高或中等硬度(例如硬度》50(shored))的cmp垫，以具有高平坦化效率。当硬度小于约50时，抛光可能不会产生良好的平坦化效率，在低密度图案区域可能会出现凹陷效应，并且第一介电层62上的第三介电层66可能会因凹陷效应而被去除，从而无法在后续制程中保护介电层62。进一步地，在第一至第三cmp制程中，由于cmp制程主要蚀刻氮化硅，因此可进行后cmp清洗制程。后cmp清洗制程包括预清洗制程(例如板抛光)、超声波(兆声波(mega sonic))晶圆清洗制程、刷调节制程和ipa(异丙醇)清洗制程。在一些实施例中，刷调节制程包括第一步骤和第二步骤。在一些实施例中，第一步骤包括使用一或多种螯合剂的酸溶液抛光操作，以在抛光期间捕获金属离子，第二步骤包括碱溶液(例如nh4oh)，以去除过量的有机材料。
145.在cmp操作之后，类似于图12，去除牺牲栅电极层44和牺牲栅介电层42，以形成栅极空间49，如图18e所示。
146.以上图17a-18c的平坦化操作可应用在其他底层结构的平坦化操作，例如鳍状结构、金属栅电极以及触点和布线结构。
147.图19a-28示出根据本揭示一实施例的图17b-18e的详细循序制程的各种视图。应当理解，可在图19a-28所示的制程之前、期间和之后提供附加的操作。对于该方法的附加实施例，以下描述的一些操作可被置换或消除。操作/过程的顺序可互换。以上实施例所解释的材料、制程、方法、尺寸和/或配置可应用于以下实施例，并且可省略对其的详细描述。
148.图19a和19b分别示出去除牺牲栅极结构40(牺牲栅电极44和牺牲栅介电层42)之后的立体图和平面图。在一些实施例中，形成一或多个牺牲栅极结构40以与一或多个鳍状结构20完全重叠，并且在鳍状结构的边缘上形成牺牲栅极结构40，以覆盖鳍状结构的边缘。
149.图20示出形成绝缘衬垫层60(蚀刻停止层)和ild层62之后，牺牲栅极结构与鳍状结构20完全重叠，并且牺牲栅极结构位于鳍状结构20的边缘上的剖面图，其类似于图17b。在一些实施例中，栅极侧壁间隔物45包括形成在牺牲栅电极层44的侧面上的第一侧壁间隔物45-1和形成在第一侧壁间隔物45-1上的第二侧壁间隔物45-2，其由与第一侧壁间隔物45-1不同的材料制成，如图20所示。在一些实施例中，第二侧壁间隔物45-2连续地形成于如图20所示的相邻的牺牲栅极结构之间，且在其他实施例中，第二侧壁间隔物45-2在相邻的牺牲栅极结构之间没有底部。在一些实施例中，牺牲栅介电层42在第一和/或第二侧壁间隔物下方延伸。
150.在一些实施例中，第一侧壁间隔物45-1由具有比第二侧壁间隔物45-2的绝缘材料更高的氮浓度(和更低的氧化物浓度)的绝缘材料制成。在一些实施例中，第一和第二侧壁间隔物包括siocn、sicn、sin、sion、sioc或任何其他合适的绝缘材料中的一或多种。在一些实施例中，取决于设计和/或制程要求，第一侧壁间隔物和第二侧壁间隔物的厚度分别在约
1nm至约10nm的范围内。
151.图21a示出对应至图17c的凹陷剩余的第一介电(ild)层62以暴露牺牲栅极结构的上部之后的剖面图。在一些实施例中，ild层62的凹槽蚀刻包括两个或更多个蚀刻制程，例如第一蚀刻制程和第一蚀刻制程之后的第二蚀刻制程，其具有彼此不同的蚀刻条件。在一些实施例中，第一蚀刻制程为不使用电浆的化学干蚀刻制程。化学干蚀刻的源气体包括hf和nh3。在一些实施例中，氧化硅(ild层62)与氮化硅的蚀刻选择性(蚀刻速率比)为约40:1至约60:1。图21b示出第一蚀刻制程之后被蚀刻的ild层62的上表面的放大剖面图。如图21b所示，ild层62的中心部分比边缘部分被蚀刻得更多，并且被蚀刻的ild层62的上表面具有大的峰谷距离d21。在一些实施例中，ild层62的峰谷距离d21(最高点与最低点之间的距离)在约2nm至约15nm的范围内。在一些实施例中，在ild层62与第二侧壁间隔物45-2的最高接触点处，ild层62的上表面与第二侧壁间隔物45-2的侧面之间的角度θ1在约10度至约50度的范围内，而在其他实施例中，在约20度至约30度的范围内。
152.在一些实施例中，第二蚀刻制程为电浆干蚀刻制程。化学干蚀刻的源气体包括nf3和h2。在一些实施例中，电浆制程使用远程电浆源。在一些实施例中，氧化硅(ild层62)与氮化硅的蚀刻选择性(蚀刻速率比)为约3:1至约5:1。图21c示出第二蚀刻制程之后被蚀刻的ild层62的上表面的放大剖面图。如图21c所示，蚀刻边缘部分以减小峰谷距离。在一些实施例中，第二蚀刻制程之后的峰谷距离d22小于峰谷距离d21，并且在约1nm至约10nm的范围内。在一些实施例中，在ild层62与第二侧壁间隔物45-2的最高接触点处，ild层62的上表面与第二侧壁间隔物45-2的侧面之间的角度θ2在约60度至约95度的范围内，并且在约70度至约90度的范围内。
153.图22a和22b示出对应至图18b-18d的形成第三介电层66之后的剖面图。
154.图23a和23b示出部分凹陷牺牲栅电极层44之后的剖面图。在一些实施例中，使用电浆干蚀刻制程去除牺牲栅电极层44。在一些实施例中，凹陷(蚀刻)牺牲栅电极层44的鳍状结构20的上表面上方约40％至约70％的高度。
155.图24a和24b示出部分凹陷栅极侧壁间隔物45之后的剖面图。在一些实施例中，凹陷第一侧壁间隔物45-1至与凹陷的牺牲栅电极层44大致相同的水平(
±
约5nm)。在一些实施例中，亦部分凹陷第二侧壁间隔物45-2。第二侧壁间隔物45-2的凹陷量小于第一侧壁间隔物45-1的凹陷量，其约为第一侧壁间隔物的凹陷量的约20％至约40％。
156.图25a和25b示出对应至图18e的完全去除牺牲栅电极层44之后的剖面图。在一些实施例中，使用电浆干蚀刻制程和/或湿蚀刻制程以去除牺牲栅电极层44。
157.图26a示出第三绝缘层66和栅极侧壁间隔物的放大图。在一些实施例中，尺寸d33小于尺寸d31-d32，其中尺寸d31为ild层62上的第三绝缘层66的最大厚度，尺寸d32为第二侧壁间隔物45-2的凹陷量，尺寸d33为ild层62的上表面的峰谷距离。当尺寸不满足d33＜d31-d32时，金属栅电极88(如图13-16所示)可能具有喇叭外形，其可能会降低元件性能和/或制程余量。
158.图26b示出第二蚀刻制程之前和之后ild层62的上表面的轮廓比较。纵轴被标准化。如图26b所示，透过如上所述的第二蚀刻制程将陡峭的v形轮廓松弛成u形轮廓。
159.完全去除牺牲栅电极44之后，具有较大栅极长度的i/o区域被覆盖层69-1覆盖，并且形成遮罩层69-2在i/o区域，如图27所示。在一些实施例中，覆盖层69-1由介电材料制成，
并且遮罩层69-2为光阻图案。然后，如图28所示，去除具有较小栅极长度的核心区域中的牺牲栅介电层42。随后，去除遮罩层69-2和覆盖层69-1，并且分别在核心区域和i/o区域中形成如关于图13解释的金属栅极结构。
160.图29a-32c示出根据本揭示一实施例的图12-13的详细循序制程的各种视图。应当理解，可在图29a-32c所示的制程之前、期间和之后提供附加的操作。对于该方法的附加实施例，以下描述的一些操作可被置换或消除。操作/过程的顺序可互换。以下实施例所解释的材料、制程、方法、尺寸和/或配置可应用于以下实施例，并且可省略对其的详细描述。
161.图29a-29d示出去除牺牲栅极结构(牺牲栅电极44和牺牲栅介电层42)从而形成栅极空间49之后的各种视图，参考图12所述。图29a为沿图29d(平面图或投影图)的线x1-x1的剖面图，图29b为沿图29d的线y1-y1的剖面图，图29c为沿图29d的线y2-y2的剖面图。在一些实施例中，形成ild层65之前，形成用作蚀刻停止层的绝缘衬垫层60。在一些实施例中，绝缘衬垫层60包括氮化硅。
162.在一些实施例中，凹陷栅极侧壁间隔物45的上部，如图29b和29c所示。在一些实施例中，在去除牺牲栅介电层的期间凹陷栅极侧壁间隔物45，并且在其他实施例中，执行一或多个干和/或湿蚀刻操作，以凹陷栅极侧壁间隔物45。在一些实施例中，凹陷栅极侧壁间隔物45之后，最上方表面仅由基于氮化硅的材料(例如氮化硅)(ild层60和66)制成。
163.图30a、30b和30c为形成金属栅极结构之后的栅极空间的放大图。图30a对应于包括静态随机存取记忆体(static random access memory；sram)单元的栅电极的短通道fet(例如4nm≤lg≤10nm)，图30b对应于包括逻辑电路的栅电极的中通道fet(例如12nm≤lg≤20nm)，图30c对应于长通道fet(50nm≤lg≤500nm)。
164.如图30a-30c所示，在鳍状结构20的通道区域上形成界面层81，并且在界面层和栅极侧壁间隔物45的内壁上形成栅介电层82。在一些实施例中，在蚀刻停止层60和附加介电层66的上表面上形成栅介电层82。在一些实施例中，透过ald制程形成栅介电层82，以在高深宽比结构上共形地形成层。在一些实施例中，栅极空间49的深宽比(高度/底部直径或面积)在约7至约25的范围内。
165.然后，在栅介电层82上形成阻挡层83。在一些实施例中，阻挡层83包括一或多层ta、tan、ti、tin或tisin。在一些实施例中，阻挡层的厚度在约1nm至约3nm的范围内。在一些实施例中，不形成阻挡层83。在一些实施例中，阻挡层83在底部的厚度大于在侧边的厚度。在一些实施例中，阻挡层83在底部的厚度为在侧边的厚度的约0.5倍至3倍。
166.此外，在阻挡层83上形成一或多个第一功函数调整材料(work function adjustment material；wfm)层。在一些实施例中，第一wfm层84为p型wfm材料，例如wn、wcn、w、ru、co、tin或tisin。在一些实施例中，第一wfm层的厚度在约0.5nm至约10nm的范围内，在其他实施例中，在约1nm至约2nm的范围内。在一些实施例中，第一wfm层84在底部的厚度为在侧边的厚度的约0.8倍至2倍。当第一wfm层由tin制成时，tin层由包括ticl4和nh3的源气体形成。在一些实施例中，tin层包含cl作为杂质。在一些实施例中，tin层中的ti浓度在约10原子％至约80原子％的范围内。当ti浓度太低时，tin层的电阻增加，而当ti浓度太高时，ti扩散会引起各种问题(例如击穿)。
167.此外，在第一wfm层84上形成一或多个第二wfm层85。在一些实施例中，第二wfm层85为n型wfm材料，例如tial、tisial、tialc、taal或taalc。在一些实施例中，第二wfm层的厚
度在约0.5nm至约6nm的范围内，并且在其他实施例中，在约2nm至约5nm的范围内。在一些实施例中，第二wfm层85在底部的厚度与在侧边的厚度相同或高达三倍。形成wfm层之后，在wfm层上形成主体金属层86。在一些实施例中，形成主体金属层之前，在wfm层上形成胶层(未示出)。在一些实施例中，胶层包括ta、wcn、tan、ti、tin或tisin中的一或多种。主体金属层86包括w、ta、sn、nb、ru、co或mo。在某些实施例中使用w。在一些实施例中，透过使用金属卤化物(氯化物)气体(例如wcl5、tacl5、sncl4、nbcl5或mocl4)的ald制程形成主体金属层86。在一些实施例中，主体金属层86包括无氟金属，例如由wcl5形成的无氟w作为源气体。在一些实施例中，在n型fet中，不形成第一wfm层(p型材料层)。
168.在一些实施例中，如图30a所示，第二wfm层85完全填充栅极空间，并且在栅极空间中没有形成本体金属层(例如w层)。此外，在一些实施例中，在栅极空间中共形形成导电层，因此不会完全填充如图30c所示的长通道fet的栅极空间。在这种情况下，形成一或多个绝缘层89填充栅极空间的剩余空间，如图30c所示。透过一或多个沉积和cmp操作形成绝缘层89。在一些实施例中，绝缘层89包括氮化硅。
169.然后，如图31a-31c所示，透过一次或多次蚀刻操作凹陷形成在栅极空间中的导电层的上部。在一些实施例中，在蚀刻操作中，亦蚀刻侧壁间隔物45的上部和/或栅介电层82的上部。在一些实施例中，wfm层的顶部低于栅介电层82的顶部。在其他实施例中，主体金属层86的顶部高于wfm层中的任一者或两者的顶部。在长通道fet中，绝缘层89大致上没有被蚀刻，如图31c所示。
170.进一步地，如图32a-32c所示，在凹陷的导电层和凹陷的栅介电层82上形成栅极绝缘盖层90。在一些实施例中，栅极绝缘盖层90包括氮化硅、sion和/或siocn或任何其他合适的材料。在如图32c所示的长通道fet中，栅极绝缘盖层90填充栅极侧壁间隔物45与绝缘层89之间的空间。在一些实施例中，栅电极的导电层(阻挡层83、第一wfm层84、第二wfm层85、主体金属层86)和栅介电层82具有u形截面。
171.图33a-33d示出根据本揭示一实施例的图11-13的形成用于栅极绝缘盖层90的凹槽的详细循序制程的各种视图。应当理解，可在图33a-33d所示的制程之前、期间和之后提供附加的操作。对于该方法的附加实施例，以下描述的一些操作可被置换或消除。操作/过程的顺序可互换。以上实施例所解释的材料、制程、方法、尺寸和/或配置可应用于以下实施例，并且可省略对其的详细描述。
172.在一些实施例中，形成多个牺牲栅极结构40之后，切割或蚀刻部分牺牲栅电极以形成一或多个空间，这些空间被介电材料200所填充，如图33a所示，其示出平面图(顶部)和剖面图(底部)。在一些实施例中，亦蚀刻牺牲栅极结构下方的部分鳍状结构。介电材料200包括氮化硅、sion或任何其他合适的介电材料中的一或多种。如图33a所示，在一些实施例中，填充的介电材料200的上部具有漏斗形状。
173.图33b对应至图17c、21a和21c，图33c对应至图18b-18d和22a-22b。在一些实施例中，由于介电材料200的漏斗形状，与介电材料200相邻的ild层62的凹陷量小于牺牲栅极结构40之间的凹陷量。
174.图33d对应至图31a-31c。在一些实施例中，凹陷第一wfm层(金属栅极结构)84之后，去除介电材料200的漏斗形状和与介电材料200相邻的第三绝缘层66。
175.图34为凹陷第一wfm层84之后的剖面图，图35示出形成到第一wfm层84的触点220
之后，这两者对应至图33d的线y11-y11。如图34所示，凹陷的第一wfm层84在与介电材料200的界面处或附近具有轻微的“喇叭”形状。然而在本揭示中，由于ild层62是透过使用两步骤蚀刻处理以使其凹陷以抑制峰谷距离，使得喇叭高度被降低或抑制，以免造成任何缺陷或性能下降。
176.在此描述的各种实施例或实例提供优于现有技术的若干优点。在本揭示实施例中，由于相邻栅极结构之间的ild层是透过使用两步骤蚀刻操作而具有更平坦的上表面，因此可提高所制造的半导体元件的各种元件性能和良率。
177.将理解的是，并非所有优点都在此被必要地讨论，所有实施例或实例都不需要特别的优点，并且其他实施例或实例可提供不同的优点。
178.根据本揭示的一态样，在制造半导体元件的方法中，在基板上方形成牺牲栅极结构。牺牲栅极结构包括牺牲栅电极。在牺牲栅极结构上方形成第一介电层。在第一介电层上方形成第二介电层。平坦化第二介电层和第一介电层。凹陷第二介电层和第一介电层，使得牺牲栅极结构的上部暴露，而牺牲栅极结构的下部嵌入第一介电层中。在暴露的牺牲栅极结构上方和第一介电层上方形成第三介电层。在第三介电层上方形成第四介电层。平坦化第四介电层和第三介电层，使得牺牲栅电极暴露并且部分第三介电层保留在凹陷的第一介电层上。在凹陷第一介电层中，进行第一蚀刻操作和使用与第一蚀刻操作不同的蚀刻剂的第二蚀刻操作。在上述和下述实施例的一或多者中，第一蚀刻操作为不使用电浆的化学干蚀刻制程，而第二蚀刻操作为电浆干蚀刻制程。在上述和下述实施例的一或多者中，化学干蚀刻制程的蚀刻气体包括hf和nh3。在上述和下述实施例的一或多者中，电浆干蚀刻制程的蚀刻气体包括nf3和h2。在上述和下述实施例的一或多者中，第一介电层包括基于氧化硅的材料，而第二介电层包括不同于第一介电层的基于氮化硅的材料。在上述和下述实施例的一或多者中，第三介电层包括基于氮化硅的材料，而第四介电层包括不同于第三介电层的基于氧化硅的材料。在上述和下述实施例的一或多者中，平坦化第四和第三介电层包括：用于蚀刻第四介电层的第一化学机械抛光(cmp)制程；用于蚀刻第三介电层的第二cmp制程，其当牺牲栅电极暴露出时结束；及用于凹陷第三介电层和牺牲栅电极的第三cmp制程。在上述和下述实施例的一或多者中，第一cmp制程包括第一终点检测和第一终点检测之后的第一过度抛光，第二cmp制程包括第二终点检测和第二终点检测之后的第二过度抛光，及第三cmp制程是时间控制的，不使用终点检测。在上述和下述实施例的一或多者中，第二过度抛光进行5-15秒。
179.根据本揭示的另一态样，在制造半导体元件的方法中，在基板上方形成多个牺牲栅极结构和第一介电层。各牺牲栅极结构包括牺牲栅电极，该些牺牲栅极结构嵌入第一介电层中，并且各牺牲栅极结构的上表面自第一介电层暴露出。部分去除第一介电层。在部分去除的第一介电层上方形成第二介电层。自各牺牲栅极结构去除牺牲栅电极，从而形成多个栅极空间。在该些栅极空间中形成多个栅极电极结构。部分去除第一栅介电层之后，部分去除的第一介电层在相邻的两个牺牲栅极结构之间的峰谷距离为1nm至10nm。在上述和下述实施例的一或多者中，在部分去除第一介电层中，进行第一蚀刻操作和使用与第一蚀刻操作不同的蚀刻剂的第二蚀刻操作。在上述和下述实施例的一或多者中，第一蚀刻操作之后，部分去除的第一介电层在相邻的两个牺牲栅极结构之间的峰谷距离在2nm至15nm的范围内，其大于第二蚀刻操作后的峰谷距离。在上述和下述实施例的一或多者中，第二蚀刻操
作之后介电层的上表面与相邻的两个牺牲栅极结构的其中一者在界面处的角度为60度至95度，其相对于相邻的两个牺牲栅极结构的该者。在上述和下述实施例的一或多者中，第一蚀刻操作之后和第二蚀刻操作之前介电层的上表面与相邻的两个牺牲栅极结构的其中一者在界面处的角度为10度至50度，其相对于相邻的两个牺牲栅极结构的该者。在上述和下述实施例的一或多者中，各牺牲栅极结构包括牺牲栅介电层、设置在牺牲栅电极的相对侧面上的第一栅极侧壁间隔物以及设置在第一栅极侧壁间隔物上的第二栅极侧壁间隔物。在上述和下述实施例的一或多者中，第一栅极侧壁间隔物具有比第二栅极侧壁间隔物更高的氮浓度。在上述和下述实施例的一或多者中，进一步形成蚀刻停止层在第一介电层与第二栅极侧壁间隔物之间。
180.根据本揭示的另一态样，在制造半导体元件的方法中，在基板上方形成多个牺牲栅极结构和第一介电层。各牺牲栅极结构包括牺牲栅电极、牺牲栅介电层、设置在牺牲栅电极的相对侧面的第一栅极侧壁间隔物和设置在第一栅极侧壁间隔物上的第二栅极侧壁间隔物，该些牺牲栅极结构嵌入第一介电层中，且各牺牲栅极结构的上表面自第一介电层暴露出。部分去除第一介电层。在部分去除的第一介电层上方形成第二介电层。自各牺牲栅极结构部分去除牺牲栅电极。部分去除第二栅极侧壁间隔物。完全去除剩余的牺牲栅电极。去除牺牲栅介电层，从而形成栅极空间。在栅极空间中形成栅电极结构。在上述和下述实施例的一或多者中，在部分去除第一介电层中，进行第一蚀刻操作和使用与第一蚀刻操作不同的蚀刻剂的第二蚀刻操作。在上述和下述实施例的一或多者中，第一蚀刻操作为使用hf和nh3的化学干蚀刻制程，而第二蚀刻操作为使用nf3和h2的电浆干蚀刻制程。
181.以上概述几个实施例或实例的特征，以使本领域技术人员可以更好地理解本揭示的态样。本领域技术人员应当理解可容易地使用本揭示作为设计或修改其他制程和结构的基础，以实现与本文介绍的实施例或实例的相同目的和/或实现相同的优点。本领域技术人员也应意识到，这样的等效构造并不脱离本揭示的精神和范围，在不脱离本揭示的精神和范围的情况下，可对本文进行各种变化、置换和变更。