半导体结构及其形成方法与流程

1.本发明涉及半导体结构，尤其涉及半导体结构的穿孔及其形成方法。


背景技术：

2.由于许多电子元件(例如，晶体管、二极管、电阻器、电容器等等)的整合密度的不断改善，半导体产业正面临迅速的成长。大致上而言，整合密度的改善源自于最小特征尺寸的不断地缩减，这允许更多元件被整合进一个给定的区域。随着缩小电子装置的需求增加，更小半导体裸片(die)及其之更有创意的工艺技术的需求便浮现了。


技术实现要素：

3.在一实施方式中，提供一种半导体结构，包含半导体基板，半导体基板具有第一侧以及相对于第一侧的第二侧；有源装置，位于半导体基板的第一侧；内连结构，位于半导体基板上，内连结构位于有源装置上，内连结构包含第一金属化层、位于第一金属化层上的第二金属化层、位于第二金属化层上的第三金属化层以及位于第三金属化层上的第四金属化层；第一穿孔，延伸穿过半导体基板，第一穿孔延伸穿过第一金属化层以及第二金属化层；以及第二穿孔，位于内连结构，第二穿孔延伸穿过第三金属化层以及第四金属化层，第二穿孔的底面接触第一穿孔的顶面。
4.在另一个实施方式中，提供一种半导体结构，包含晶体管，在基板上；第一介电层，在晶体管上；第一金属化层，在第一介电层上；第二金属化层，在第一金属化层上；第一穿孔，延伸穿过第二金属化层、第一金属化层、第一介电层以及基板；第三金属化层，在第二金属化层上；第四金属化层，在第三金属化层上；第二穿孔，延伸穿过第四金属化层以及第三金属化层，第二穿孔的底面接触第一穿孔的顶面；重分配结构，在第四金属化层上，重分配结构包含第一重分配层以及第二重分配层；以及第三穿孔，延伸穿过第一重分配层以及第二重分配层，第三穿孔的底面接触第二穿孔的顶面。
5.在另一个实施方式中，提供一种半导体结构的形成方法，包含形成内连结构的第一部分于基板上，基板包含有源装置，内连结构的第一部分包含第一介电层位于有源装置上、第一金属化层位于第一介电层上以及第二金属化层位于第一金属化层上；形成第一穿孔，穿过内连结构的第一部分以及穿入基板中；形成内连结构的第二部分于内连结构的第一部分上，内连结构的第二部分包含第三金属化层位于第二金属化层上以及第四金属化层位于第三金属化层上；以及形成第二穿孔，穿过内连结构的第二部分，第二穿孔接触第一穿孔。
附图说明
6.本公开的各项层面在以下的实施方式搭配附带的图示一同阅读会有最好的理解。需要强调的是，依据产业的标准惯例，许多特征并没有按比例描绘而仅为描绘性的目的。事实上，为了讨论的清晰度，许多特征的尺寸可为任意的增加或缩减。
7.图1、图2、图3a、图3b、图4、图5a、图5b、图6、图7a、图8以及图9根据一些实施例，为形成半导体结构的工艺当中的中阶操作的剖面图。
8.图3c、图3d、图3e、图3f以及图7b根据一些实施例，为穿孔的俯视图。
9.图10根据一些实施例，为半导体裸片的剖面图。
10.附图标记如下：
11.50：半导体结构
12.50a,50b：装置区
13.51：切割道
14.60：半导体基板
15.62：装置
16.64：层间介电层
17.66：接点插塞
18.68：内连结构
19.72,74,76,82：介电绝缘层
20.100,101：区域
21.102,104,106：穿孔
22.102a：衬垫层
23.102b,104a：阻挡层
24.102c：第一导电材料
25.104b：第二导电材料
26.110：多穿孔
27.122：绝缘层
28.126：金属化图案
29.128：重分配层
30.130：重分配结构
31.132,232：凸块下冶金
32.134,234：导电连接器
33.150：半导体裸片
34.200：避开区
35.d1：距离
36.h1,h2,h3：高度
37.l1,l2,l3,lx：导线
38.m1,m2,m3,mx：金属化层
39.t1,t2,t3：厚度
40.v2,v3,vx：导孔
41.w1,w2,w3,w4,w5,w6：宽度
42.α1,α2,α3：锥角
具体实施方式
43.以下公开内容提供了用于实施所提供标的的不同特征的许多不同实施例或实例。以下所描述的部件和布置等的特定实例，用以简化本公开内容。当然，其仅为实例而非用于限定公开。例如，以下描述中在第二特征部件上方或之上形成第一特征部件，可以包括第一特征部件和第二特征部件形成为直接接触的实施例，亦可以包括在第一特征部件与第二特征部件之间形成其他特征部件，使得第一特征部件和第二特征部件不直接接触的实施例。另外，本公开在各种实例中重复使用参考数字及/或字母。该重复使用是为了简单和清楚的目的，本身并不代表所论述的各种实施例及/或配置之间的关系。
44.进一步而言，例如“之下”，“下部”，“下方”，“上部”，“上方”等等空间上相对关系的用语，在此是为了描述便利性，用以使本公开更容易地描述附图中一个元件或者特征部件与另一元件或者特征部件间的关系。空间相对性用语在除了涵盖装置在附图所描述的方位外，亦涵盖在操作当中或使用当中的装置的不同方位。设备可以以其他方式方位(旋转90度或在其他方向上)，并且可以类似地相应解释在此使用的空间相对性描述词。
45.根据一些实施例，形成半导体裸片(semiconductor die)或者晶片，并且形成穿过裸片或者晶片的多个穿孔，每个穿孔包含多个垂直对准的穿孔。穿孔可被用以允许多个裸片的堆叠以形成三维封装或者三维集成电路(3dics)。通过利用多个垂直对准的穿孔，可缩小每个穿孔的高宽比(aspect ratio)。基于此，可使用具有较小宽度的穿孔，其提供给一些结构(例如有源与无源装置以及内连结构与重分配层之中的导线以及导孔)更多空间。
46.图1根据一些实施例，为半导体结构50的剖面图。提供半导体基板60。半导体基板60可为经过掺杂或者未经掺杂的硅(silicon)、或者绝缘层上硅(semiconductor-on-insulator)基板的有源层。半导体基板60可包含其他半导体材料，例如锗(germanium)；化合物半导体，包含碳化硅(silicon carbide)、砷化镓(gallium arsenic)、磷化镓(gallium phosphide)、氮化镓(gallium nitride)、磷化铟(indium phosphide)、砷化铟(indium arsenide)及/或锑化铟(indium antimonide)；合金半导体，包含硅锗(sige)、磷砷化镓(gaasp)、砷化铝铟(alinas)、砷化铝镓(algaas)、砷化铟镓(gainas)、磷化铟镓(gainp)及/或磷砷铟镓(gainasp)；或者前述的组合。可以利用其他的基板，例如多层或者梯度(gradient)基板。
47.装置62形成于半导体基板60的有源表面。用于说明目的，图1描绘晶体管，但装置62可为其他有源装置或者无源装置。例如，电子元件可为以任何合适的形成方法所形成的晶体管、二极管、电容器、电阻值、或者类似的电子元件。装置62可被内连，以形成例如在半导体结构50上的存储器装置或者逻辑装置。
48.一个或者多个层间介电(inter-layer dielectric；ild)层64形成于半导体基板60上，而电性导电特征部件(例如接点插塞(contact plugs)66)为实体/物理上以及电性耦接至装置62。层间介电层64可由任何合适的介电材料所形成，例如，如氧化硅(silicon oxide)、磷硅酸盐玻璃(phosphosilicate glass；psg)、硼硅酸玻璃(borosilicate glass；bsg)、硼硅酸玻璃(boron-doped phosphosilicate glass；bpsg)、或者类似的氧化物；氮化硅(silicon nitride)、或者类似的氮化物。层间介电层可由任何合适的方法所形成，例如化学气相沉积(cvd)、物理气相沉积(physical vapor deposition；pvd)、原子层沉积(ald)、等离子体增强型原子层沉积(peald)、等离子体增强化学气相沉积(pecvd)、次常压
化学气相沉积(sacvd)、可流动化学气相沉积(fcvd)、旋转涂布(spin-on)及/或类似的方法、或者前述的组合。在层间介电层之中的电性导电特征部件可由任何合适的方法所形成，例如沉积、镶嵌(damascene)(例如，单一镶嵌、双镶嵌等等)、类似的方法、或者前述的组合。
49.在图2中，内连结构68的金属化层m1以及金属化层m2(以下所见，图4)形成于半导体基板60之上，例如，在层间介电层64之上。内连结构68内连(interconnect)装置62以形成集成电路。金属化层(例如，金属化层m1以及金属化层m2)包含嵌入介电绝缘(intermetal dielectric；imd)层(例如，介电绝缘层72以及介电绝缘层74)之中的导孔以及导线。除了在许多导电元件之间提供绝缘，介电绝缘层可包含一个或者多个介电蚀刻停止层(未单独绘出)以控制在介电绝缘层中形成开口的蚀刻工艺。一般而言，导孔垂直传导电流，并且被用以电性连接位于垂直相邻的层位的导电特征部件，其中导线侧向传导电流，并且被用以在一个层位当中分配电子信号以及电源。
50.虽然在图2中描绘两个金属化层，应该注意可以形成更多或者更少金属化层。每个金属化层m1以及金属化层m2包含在介电层之中的金属化图案。金属化图案电性耦接至半导体基板60的装置62，且分别包含在一个或者多个介电绝缘层之中所形成的导线l1以及导线l2(亦称金属线l1以及金属线l2)以及导孔v2。内连结构68可由镶嵌工艺所形成，例如单一镶嵌工艺、双镶嵌工艺、或者类似的工艺。在根据图2所描绘的实施例中，导线l1将接点插塞66连接至导孔v2，并且在随后的层位，导孔将位于导孔的一个层位之下的导线连接至导孔上方的导线(例如，可由一个导孔连接一对导线)。一些实施例可以采用不同的连接方式。例如，导孔可位于接点插塞66以及导线l1之间的金属化层m1之中。在一些实施例中，接点插塞66在形成金属化层m1时形成且穿过层间介电层64。
51.依旧参考图2，可利用例如镶嵌工艺流形成金属化层m1。首先，用以形成介电绝缘层72的介电堆叠可利用层间介电层64的描述中所列的一个或者多个介电材料(参见上方，图1)进行沉积。沉积介电绝缘层72的介电堆叠所使用的技术可与形成层间介电层64所使用的技术相同或者类似。
52.可利用合适的光刻技术以及蚀刻技术(例如采用碳氟化合物化学成分的各向异性反应式离子蚀刻(rie))以图案化介电绝缘层72，以形成导线的开口。可沉积许多导电材料以填充沟槽，形成金属化层m1的导线l1。例如，开口可首先以一个或者多个衬垫层(liner)所内衬(lined)，并接着以导电填充层所填充。导电扩散阻挡衬垫层可形成于沟槽的侧壁以及底面之上。可由平坦化工艺(例如，化学机械研磨；cmp)移除任何在介电绝缘层72之上且在开口之外的多余的导电材料，从而形成顶面，包含实质上与导线l1的导电区共面的介电绝缘层72的介电区。如图2所描绘，平坦化操作完成包含镶嵌于介电绝缘层72的导线l1的金属化层m1的工艺。
53.依旧参考图2，可利用例如双镶嵌工艺流在金属化层m1上形成金属化层m2。首先，形成介电绝缘层74所利用的介电堆叠利用上方所描绘的对应于介电绝缘层72的类似材料以及方法所形成。接着，利用合适的光刻技术以及蚀刻技术在介电绝缘层74之中形成导孔以及导线的开口。导孔的开口可为延伸穿过介电绝缘层74的垂直孔以暴露导线l1的顶部导电表面，而导线的开口可为形成于介电绝缘层74的上方部分之中的纵向沟槽。可利用导孔优先(via-first)工艺或者导孔置后(via-last)工艺其中之一形成开口。
54.可沉积许多导电材料以填充孔以及沟槽，以形成金属化层m2的导孔v2以及导线
l2。可利用以上所述对于导线l1的类似材料以及方法形成导孔v2以及导线l2。可由平坦化工艺(例如，化学机械研磨)移除任何在介电绝缘层74之上且在开口之外的多余的导电材料，从而形成顶面，包含实质上与金属线m2的导电区共面的介电绝缘层74的介电区。如图2所描绘，平坦化操作将导孔v2以及导线l2镶嵌至介电绝缘层74。
55.虽然描绘了装置62的范例以及与电子装置形成连接的内连结构的范例，可以理解在本领域具有通常技艺的人员能注意上述的范例仅为描绘性的目的，以更进一步解释本实施例的应用，且并不旨在以任何形式限制本实施例。
56.在图3a以及图3b中，形成导孔102穿过金属化层m2以及金属化层m1、层间介电层64，并且延伸至半导体基板60之中。图3b描绘在图3a中所展示的区域100的详细视图。穿孔102可被用为后续附着于半导体结构50的装置的电性连接。当导线l1、导线l2以及导孔v2为了半导体结构50当中的元件内连，而形成于单一金属化层，导孔102为了形成于半导体结构50之外的元件的电性连接，而形成穿过多个金属化层。为了描绘性的目的，图3a描绘穿孔102延伸穿过两个金属化层(例如金属化层m1以及金属化层m2)。在一些实施例中，在形成更多或者更少金属化层之后形成穿孔102，例如在形成金属化层m4至金属化层m1之后形成穿孔102或者在形成金属化层m1之后形成穿孔102。可以形成穿孔102穿过任何合适数量的金属化层。
57.作为形成穿孔102的一个范例，可以形成凹陷(recesses)穿过金属化层m2、金属化层m1、层间介电层64以及进入半导体基板60之中。可以由对金属化层m2之上的合适的光刻胶(未图示)进行施加、暴露以及显影以定义出理想的穿孔图案。可以利用一个或者多个蚀刻工艺以移除被暴露至理想的深度的金属化层m2、金属化层m1、层间介电层64以及进入半导体基板60的部分。亦可利用其他的技术，例如磨制(milling)、激光技术、前述的组合及/或类似的技术。所形成的凹陷可以延伸进入半导体基板60之中至少超过在半导体基板60之内及/或半导体基板60之上所形成的装置62。在一些实施例中，凹陷所延伸的深度大于半导体基板60的最终理想高度。
58.一旦在半导体基板60之中形成凹陷后，在一些实施例中，凹陷以图3b中所描绘的衬垫层102a所内衬。衬垫层102a可为例如四乙氧基硅烷(tetraethylorthosilicate；teos)或者氮化硅所形成的氧化物，虽然可以利用任何合适的介电材料。衬垫层102a可利用等离子体增强化学气相沉积(pecvd)工艺所形成，虽然亦可以利用其他合适的工艺，例如物理气相沉积或者热工艺。衬垫层102a可具有在5纳米至500纳米的范围内的厚度t1。
59.一旦衬垫层102a沿着凹陷的侧壁以及底部形成后，可在凹陷中顺应性地(conformally)沉积阻挡层102b，例如由化学气相沉积、原子层沉积(ald)、物理气相沉积(pvd)、热氧化、类似的沉积工艺、或者前述的组合所沉积。阻挡层102b可由氧化物、氮化物、或者氮氧化物，例如氮化钛(titanium nitride)、氮氧化钛(titanium oxynitride)、氮化钽(tantalum nitride)、氮氧化钽(tantalum oxynitride)、氮化钨(tungsten nitride)、前述的组合及/或类似的材料所形成。然而，亦可以利用阻挡层102b的任何合适的材料。在一些实施例中，阻挡层102b沿着凹陷的侧壁以及底部直接形成。阻挡层102b可具有在5纳米至500纳米的范围内的厚度t2。
60.在形成阻挡层102b之后，剩余的凹陷可填充第一导电材料102c。第一导电材料102c可包含铜(copper)、钨(tungsten)、钴(cobalt)、铝(aluminum)、银(silver)、金
(gold)、合金、掺杂的多晶硅、类似的材料、或者前述的组合。第一导电材料102c可由沉积或者将铜电镀于种子层(未图示)上，填充以及过度填满凹陷。然而，可利用任何合适的工艺，例如化学气相沉积、物理气相沉积、或者类似的工艺。一旦填充凹陷之后，在凹陷之外的多余的衬垫层102a、阻挡层102b、种子层以及第一导电材料102c可通过例如化学机械研磨(cmp)的平坦化工艺所移除，虽然可利用任何合适的移除工艺。第一导电材料102c、阻挡层102b以及衬垫层102a的多余部分利用例如化学机械研磨(cmp)从金属化层m2的表面所移除。衬垫层102a、阻挡层102b以及第一导电材料102c的剩余部分形成穿孔102。在一些实施例中，衬垫层102a为从穿孔102延伸至穿孔102的顶面的单一且连续的材料，而阻挡层102b为覆盖衬垫层102a的侧壁至穿孔102的顶面的单一且连续的材料。
61.在根据图3a所描绘的一些实施例中，在半导体基板60的背侧上穿孔102还没有被暴露。穿孔102反而是埋在半导体基板60之中。如以下将以更详细的细节作说明，穿孔102将在后续的工艺中在半导体基板60暴露。在其他实施例中，形成穿孔102穿过半导体基板60。穿孔102可为在2微米至15微米的范围内的高度h1所形成。穿孔102的侧壁可为锥形的(tapered)。
62.穿孔102的上方表面可以在0.2微米至3微米的范围内的宽度w1所形成，其通过为例如在半导体基板60以及金属化层之中的导线以及导孔之中以及之上的结构(例如有源装置以及无源装置)提供更多空间可具有优势。形成宽度w1小于0.2微米的穿孔102基于具有高的高宽比而可能具劣势，其导向不良的填充以及较差的装置效能。形成宽度w1大于3微米的穿孔102基于为有源装置、无源装置、导线以及导孔减少可用的空间而可能具劣势。穿孔102的下方表面可在0.1微米至2.5微米的范围内的宽度w2所形成。穿孔102可具有在60度至89度的范围内的锥角α1。
63.图3c至图3f根据一些实施例，为穿孔102的许多俯视图。图3c描绘在俯视角度具有圆形形状的穿孔102，图3d描绘在俯视角度具有正方形形状的穿孔102，图3e描绘在俯视角度具有六角形形状的穿孔102，以及图3d描绘在俯视角度具有八角形形状的穿孔102。然而，穿孔102可以利用任何合适的形状。
64.在图4中，在金属化层m2上形成额外的金属化层m3至金属化层mx以形成内连结构68。金属化层mx代表第x个金属化层，金属化层m3以及金属化层mx之间的金属化层为了简化绘图而以删节号表示。可以在内连结构68之中形成任何合适的金属化层数量，例如四个至二十个金属化层。金属化层m3分别包含介电绝缘层76、导孔v3以及导线l3，而金属化层mx包含介电绝缘层82、导孔vx以及导线lx。上述对应于图2的金属化层m2的背景的材料以及工艺技术可被用以形成金属化层m3至金属化层mx。
65.在图5a中，形成穿孔104穿过金属化层mx至金属化层m3以电性接触穿孔102。根据一些实施例，图5b描绘如图5a所展示的区域101的详细示意图。穿孔104可与穿孔102一起用于电性连接后续附着于半导体结构50的装置。可利用上述对应于图3a的穿孔102的相似的工艺技术形成穿孔104的凹陷。一旦形成穿过金属化层mx至金属化层m3的凹陷后，可在凹陷中形成在附图当中表示为阻挡层104a的一个或者多个阻挡层。在根据图5b所描绘的一些实施例中，通过原子层沉积、化学气相沉积、或者另一个合适的沉积技术在凹陷的侧壁以及底面沉积阻挡层104a。阻挡层104a可为(或者包含)氮化钛、氮化钽、类似的材料、或者前述的组合。阻挡层104a可具有在5纳米至500纳米的范围内的厚度t3。
66.在形成阻挡层104a之后，剩余的凹陷可填充第二导电材料104b。可利用上述对应于图3b的第一导电材料102c的相似的材料以及工艺技术形成第二导电材料104b。一旦填充凹陷之后，在凹陷之外的多余的阻挡层104a以及第二导电材料104b可通过例如化学机械研磨(cmp)的平坦化工艺所移除，虽然可利用任何合适的移除工艺。阻挡层104a以及第二导电材料104b的剩余部分形成穿孔104。在一些实施例中，阻挡层104a为从穿孔104的底面延伸至穿孔104的顶面的单一且连续的材料。
67.穿孔104可为在2微米至15微米的范围内的高度h2所形成。虽然形成穿孔104被描绘为穿过金属化层mx至金属化层m3，可以形成穿孔104穿过任何合适数量的金属化层。例如，形成穿孔104可能穿过两个金属化层(金属化层m4以及金属化层m3)，穿过五个金属化层(金属化层m7至金属化层m3)，或者穿过十个金属化层(金属化层m12至金属化层m3)。
68.穿孔102的上方表面可以在0.2微米至3微米的范围内的宽度w3所形成，其通过为例如在金属化层之中的导线以及导孔提供更多空间可具有优势。形成宽度w3小于0.2微米的穿孔104基于具有高的高宽比而可能具劣势，其导向不良的填充以及较差的装置效能。形成宽度w3大于3微米的穿孔104基于为导线以及导孔减少可用的空间而可能具劣势。穿孔104的下方表面可在0.1微米至2.5微米的范围内的宽度w4所形成。穿孔104可具有在60度至89度的范围内的锥角α2。
69.在图6中，在内连结构68之上形成重分配结构130。重分配结构130可包含多个重分配层128。每个重分配层128包含对应的(respective)绝缘层122以及镶嵌于对应的绝缘层122之中的对应的金属化图案126(有时候称为重分配线)。虽然在图6中描绘七个重分配层128，值得注意可以形成更多或者更少的重分配层。重分配层128的金属化图案126连接至内连结构68的导线lx。
70.金属化图案126各包含导孔及/或导线。导孔延伸穿过绝缘层122，而导线沿着绝缘层122延伸。形成金属化图案126的一个范例而言，在各自的下方特征部件之上形成种子层(未描绘)。例如，当形成重分配结构130的最底层之后，种子层可形成于介电绝缘层82、导线lx以及穿孔104之上，或者当形成重分配结构130的中阶/最顶层之后，种子层可形成于对应的绝缘层122之上以及穿过对应的绝缘层122的开口之中。在一些实施例中，种子层为金属层，其可为单一层或者包含由不同材料所形成的多个子层的综合层。在一些实施例中，种子层包含钛层以及在钛层之上的铜层。可利用沉积工艺形成种子层，例如物理气相沉积或者类似的沉积工艺。接着在种子层上形成光刻胶并且图案化光刻胶。可由旋转涂布或者类似的工艺形成光刻胶并且受光线暴露以进行图案化。光刻胶的图案对应于金属化图案。此图案化操作形成穿过光刻胶的开口以暴露种子层。在光刻胶的开口之中以及种子层的暴露的部分之上形成导电材料。可以由镀层工艺形成导电材料，例如电镀或者无电式电镀，或者类似的工艺。导电材料可包含金属或者金属合金，例如铜、钛、钨、铝、类似的金属、或者前述的组合。接着，移除在其之上没有形成导电材料的光刻胶以及种子层的部分。可由合适的灰化(ashing)或者剥除(stripping)工艺，例如利用氧气等离子体或者类似的方法以移除光刻胶。一旦移除光刻胶之后，移除种子层的暴露部分，例如利用合适的蚀刻工艺，如湿蚀刻或者干蚀刻。剩余的种子层部分以及导电材料形成重分配结构130的一个重分配层128的金属化图案。
71.在一些实施例中，绝缘层122由聚合物(polymer)形成，其可为光敏感材料，例如聚
苯恶唑(pbo)、聚酰亚胺(polyimide)、基于苯环丁烯(bcb)的聚合物、或者类似的材料，且可利用光刻掩模进行图案化。在其他实施例中，绝缘层122由例如氮化硅的氮化物；例如氧化硅、磷硅酸盐玻璃、硼硅酸玻璃、硼硅酸玻璃的氧化物；类似的材料所形成。绝缘层122可由旋转涂布、叠片(lamination)、化学气相沉积、类似的工艺、或者前述的组合所形成。在形成每个绝缘层122之后，接着对其图案化以暴露下方的导电特征部件，例如下方的金属化图案126的部分。可由任何合适的工艺进行图案化，例如当绝缘层122为光敏感材料时将介电材料暴露于光线，或者利用例如各向异性蚀刻进行蚀刻工艺。若是绝缘层122为光敏感材料，在曝光后可以显影绝缘层122。
72.描绘重分配结构130为一个范例。通过重复或者省略上面所述的一些操作，在重分配结构130中所形成的重分配层128(各别包含各自的绝缘层122以及金属化图案126)可以比所描绘的重分配层128的数量更多或者更少。
73.在图7a，形成穿孔106穿过重分配结构130，以电性接触穿孔104。穿孔106可与穿孔104以及穿孔102一起用于电性连接后续附着于半导体结构50的装置。可利用上述对应于图5a的穿孔104的相似的材料以及工艺技术形成穿孔106。穿孔106可为在2微米至15微米的范围内的高度h3所形成。
74.穿孔106的上方表面可以在0.2微米至3微米的范围内的宽度w5所形成，其通过为例如在金属化层之中的导线以及导孔提供更多空间可具有优势。形成宽度w5小于0.2微米的穿孔106基于具有高的高宽比而可能具劣势，其导向不良的填充以及较差的装置效能。形成宽度w5大于3微米的穿孔106基于为金属化图案126的导线以及导孔减少可用的空间而可能具劣势。穿孔106的下方表面可在0.1微米至2.5微米的范围内的宽度w6所形成。穿孔106可具有在60度至89度的范围内的锥角α3。
75.图7b描绘穿孔106以及重分配结构130的顶面的周围材料的俯视图。在一些实施例中，穿孔106被一个没有其他导电特征部件的避开区200所环绕，避开区200从穿孔106的外侧壁延伸在0.2微米至5微米的范围内的一个距离d1。在一些实施例中，避开区200从重分配结构130的顶面延伸至半导体基板60的底面(参见图7a)，并且更进一步环绕与穿孔106垂直对准的穿孔102以及穿孔104，且从穿孔102以及穿孔104各自的外侧壁延伸一个距离d1。避开区200除了穿孔102、穿孔104、穿孔106及/或任何与穿孔106垂直对准的其他穿孔之外，没有其他导电特征部件。
76.在图8中，形成导电连接器134连接至穿孔106以及重分配结构130的金属化图案126。导电连接器134可被用以将穿孔106以及金属化图案126电性连接至外部装置。在一些实施例中，形成凸块下冶金(under bump metallurgies；ubms)132于重分配结构130的绝缘层122的顶部之上，并且电性耦接至穿孔106以及金属化图案126。可利用与对应于以上所述的图6的金属化图案126类似的材料以及方法以形成凸块下冶金132。在一些实施例中，凸块下冶金132延伸至重分配结构130的顶面下方。可在凸块下冶金132之上形成导电连接器134。在一些实施例中，没有形成凸块下冶金132，并且直接形成导电连接器134于穿孔106以及金属化图案126的顶面之上。导电连接器134可为球栅阵列(ball grid array；bga)连接器、焊球(solder balls)、金属柱、受控击穿芯片连接(controlled collapse chip conection；c4)凸块、微凸块、化学镀镍钯浸金技术(electroless nickel electroless palladium immersion gold technique；enepig)所形成的凸块、或者类似的连接器。导电
连接器134可以由金属或者金属合金所形成，例如焊料(solder)、铜、铝、金、镍(nickel)、银、钯(palladium)、锡(tin)、类似的金属、或者前述的组合。在一些实施例中，形成导电连接器134首先通过通常使用的方法，例如蒸发(evaporation)、电镀、印刷、焊料转移、球形设置(ball placement)、或者类似的方法形成一层焊料。一旦形成一层焊料于结构上之后，可以执行回流(reflow)以将材料塑型成理想的凸块形状。在另一个实施例中，导电连接器134为由溅镀(sputtering)、印刷、电镀、无电式电镀、化学气相沉积、或者类似的工艺所形成的金属柱(例如铜柱)。金属柱可能没有焊料且具有实质上垂直的侧壁。
77.在图9中，为了穿孔102的电性连接，形成导电连接器234于半导体基板60之上。半导体结构50被翻转过来并且设置于一个带子(tape)上(未图示)。在一些实施例中，执行半导体基板的背侧的平坦化工艺以暴露穿孔102。平坦化工艺可为研磨(grinding)及/或化学机械研磨，以移除穿孔102的表面之上的半导体基板60的部分。然而，可以利用任何合适的工艺。
78.在暴露穿孔102的表面之后，形成导电连接器234于半导体基板60之上并且电性耦接至穿孔102。在一些实施例中，形成凸块下冶金232于半导体基板60之上并且电性耦接至穿孔102以及金属化图案126。可利用上述对应于图6的金属化图案126的类似的材料以及方法以形成凸块下冶金232。可利用上述对应于图8的导电连接器134的类似的材料以及方法以形成导电连接器234于凸块下冶金232之上。
79.接着执行分离(singulation)工艺，通过沿着例如装置区50a以及相邻的装置区(例如装置区50b)之间的切割道51进行切割(sawing)。此切割将装置区50a从相邻的装置区(例如装置区50b)分离开来。由此产生的分离的半导体裸片150(参见以下叙述、图10)分别来自装置区50a以及装置区50b。分离工艺包含切割半导体基板60、层间介电层64、内连结构68以及重分配结构130。
80.图10描绘如上面图9中所描绘的从半导体结构50分离出来的半导体裸片150。半导体裸片150包含半导体基板60、层间介电层64、内连结构68以及重分配结构130。在一些实施例中，穿孔102延伸穿过半导体基板60、层间介电层64、并且延伸进入内连结构68之中；穿孔104从穿孔102的对应的表面延伸至内连结构68以及重分配结构130之间的一个界面；以及穿孔106从穿孔104的对应的表面延伸穿过重分配结构130。因此，头尾相连的每一组穿孔102、穿孔104以及穿孔106形成延伸穿过半导体裸片150的多穿孔110。然而，多穿孔110可能包含任何合适数量的穿孔，例如两个至五个穿孔，其中每个穿孔通过多个金属化层(例如，金属化层m1、金属化层m2、金属化层mx)及/或多个重分配层(例如重分配层128)，穿孔可各别通过任何合适数量的金属化层及/或介电层。
81.例如，多穿孔110可能包含：第一穿孔，延伸穿过半导体基板60、层间介电层64以及内连结构68的三个至五个金属化层；以及第二穿孔，延伸穿过内连结构68的剩余的金属化层以及重分配结构130。另一个范例，多穿孔110可能包含：第一穿孔，延伸穿过半导体基板60与层间介电层64；第二穿孔，延伸穿过内连结构68的两个至五个金属化层；第三穿孔，延伸穿过内连结构68的额外的两个至五个金属化层；第四穿孔，延伸穿过内连结构68的剩余的金属化层以及穿过重分配结构130的两个至四个介电层；以及第五穿孔，延伸穿过重分配结构130的剩余的介电层。
82.多穿孔110可被用为较大的结构(例如三维封装或者三维集成电路(3dics))之中
的半导体裸片150之中的电性连接。通过利用包含较短的头尾相连的穿孔，基于较短的穿孔具有改善的填充工艺，可以缩小穿孔的宽度。通过为半导体裸片150之中的有源装置、无源装置以及其他电露提供额外的空间而可有优势。
83.本发明实施例可以提供许多优势。形成多个穿孔穿过半导体裸片或者晶片以允许多个裸片的堆叠以形成三维封装或者三维集成电路(3dics)。可通过利用多个沿着相同线段形成的穿孔以缩小每个穿孔的高宽比。由于此等缩小的高宽比，填充穿孔得到改善，而允许能够利用较小宽度的穿孔。这可以为例如有源装置以及无源装置以及内连结构以及重分配层之中的导线以及导孔的结构提供更多空间。
84.根据一个实施例，一种半导体结构包含半导体基板，半导体基板具有第一侧以及相对于第一侧的第二侧；有源装置，位于半导体基板的第一侧；内连结构，位于半导体基板上，内连结构位于有源装置上，内连结构包含第一金属化层、位于第一金属化层上的第二金属化层、位于第二金属化层上的第三金属化层以及位于第三金属化层上的第四金属化层；第一穿孔，延伸穿过半导体基板，第一穿孔延伸穿过第一金属化层以及第二金属化层；以及第二穿孔，位于内连结构，第二穿孔延伸穿过第三金属化层以及第四金属化层，第二穿孔的底面接触第一穿孔的顶面。在一些实施例中，半导体结构进一步包含位于内连结构的第三穿孔，其中第二穿孔夹设于第一穿孔以及第三穿孔之间。在一些实施例中，第二穿孔实体上接触第三穿孔。在一些实施例中，半导体结构进一步包含在半导体基板的第二侧上的第一导电连接器以及在内连结构上的第二导电连接器，第一导电连接器通过第一穿孔、第二穿孔以及第三穿孔电性耦接至第二导电连接器。在一些实施例中，第二穿孔具有单一且连续的阻挡层，从第二穿孔的顶面延伸至第二穿孔的底面。在一些实施例中，半导体结构进一步包含在第一金属化层以及第二金属化层之间的第三金属化层，第一穿孔延伸穿过第三金属化层。在一些实施例中，第一穿孔的上表面具有在0.2微米至3微米的范围内的第一宽度。在一些实施例中，第一穿孔的下表面具有在0.1微米至2.5微米的范围内的第二宽度。
85.根据另一个实施例，一种半导体结构包含晶体管，在基板上；第一介电层，在晶体管上；第一金属化层，在第一介电层上；第二金属化层，在第一金属化层上；第一穿孔，延伸穿过第二金属化层、第一金属化层、第一介电层以及基板；第三金属化层，在第二金属化层上；第四金属化层，在第三金属化层上；第二穿孔，延伸穿过第四金属化层以及第三金属化层，第二穿孔的底面接触第一穿孔的顶面；重分配结构，在第四金属化层上，重分配结构包含第一重分配层以及第二重分配层；以及第三穿孔，延伸穿过第一重分配层以及第二重分配层，第三穿孔的底面接触第二穿孔的顶面。在一些实施例中，半导体结构进一步包含在第三穿孔的顶面上的第一外部连接器。在一些实施例中，半导体结构进一步包含在第一穿孔的底面上的第二外部连接器，第二外部连接器电性耦接至第一外部连接器。在一些实施例中，环绕第三穿孔的避开区没有其他导电特征部件，避开区从第三穿孔的外侧壁延伸至在0.2微米至5微米的范围内的距离。在一些实施例中，第一穿孔、第二穿孔以及第三穿孔具有在0.2微米至3为米的范围内的宽度。
86.根据另一个实施例，一种半导体结构的形成方法包含形成内连结构的第一部分于基板上，基板包含有源装置，内连结构的第一部分包含第一介电层位于有源装置上、第一金属化层位于第一介电层上以及第二金属化层位于第一金属化层上；形成第一穿孔，穿过内连结构的第一部分以及穿入基板中；形成内连结构的第二部分于内连结构的第一部分上，
内连结构的第二部分包含第三金属化层于第二金属化层上以及第四金属化层于第三金属化层上；以及形成第二穿孔，穿过内连结构的第二部分，第二穿孔接触第一穿孔。在一些实施例中，半导体结构的形成方法进一步包含形成重分配结构于内连结构的第二部分上，重分配结构包含第一重分配层位于第四金属化层上以及第二重分配层位于第一重分配层上；以及形成第三穿孔，穿过第一重分配层以及第二重分配层，第三穿孔位于第二穿孔之上。在一些实施例中，半导体结构的形成方法进一步包含形成内连结构的第三部分于内连结构的第二部分上，内连结构的第三部分包含第五金属化层位于第四金属化层上以及第六金属化层位于第五金属化层上；以及形成第四穿孔，穿过内连结构的第三部分，第四穿孔接触第二穿孔，第三穿孔接触第四穿孔。在一些实施例中，半导体结构的形成方法进一步包含形成第一导电连接器于第三穿孔上。在一些实施例中，半导体结构的形成方法进一步包含形成第二导电连接器于第一穿孔上，其中第一导电连接器电性耦接至第二导电连接器。在一些实施例中，第一穿孔以及第二穿孔具有在0.2微米至3微米的范围内的宽度。在一些实施例中，环绕第一穿孔、第二穿孔以及第三穿孔的避开区于俯视图中不具有其他导电特征部件，避开区从第一穿孔的外侧壁延伸在0.2微米至5微米的范围内的距离。
87.前述内容概述了几个实施例的特征部件，使得本领域技术人员可更容易理解本公开的方式。本领域技术人员应该理解，他们可以容易地将本公开用作设计的基础或修改其他工艺和结构以实现与本文介绍的实施例相同的目的和/或实现相同的优点。本领域技术人员还应该认知到，等效的构造不脱离本公开的精神和范围，并且在不脱离本公开的精神和范围的情况下，它们可以进行各种改变，替换和变更。