半导体装置的制作方法

1.本发明实施例涉及集成电路装置，尤其涉及纳米片为主的装置。


背景技术：

2.电子产业对更小、更快、且能同时支持大量越来越复杂的电子装置的需求持续增加。为了符合这些需求，集成电路产业中的持续趋势为制造低成本、高效能与低能耗的集成电路。通过减少集成电路尺寸(比如最小的集成电路结构尺寸)达到这些目标，进而改善产能并降低相关成本。然而尺寸缩小亦增加集成电路制造制成的复杂度。因此为了实现集成电路装置与其效能的持续进展，集成电路的制造工艺与技术需要类似进展。
3.举例来说，导入纳米片为主的装置可增加栅极-通道耦合、减少关闭状态电流、并减少短通道效应，因此可改善栅极控制。纳米片为主的装置包括悬空的通道层的堆叠，而栅极结构至少部分围绕悬空的通道层。纳米片为主的装置可与公知的互补式金属氧化物半导体工艺相容，因此在大幅缩小尺寸时仍可维持炸及控制并缓解短通道效应。然而随着纳米片为主的装置持续缩小，在制作可信的内侧间隔物结构(其可分开纳米片为主的装置的栅极结构与源极/漏极结构)时面临挑战。这些挑战会劣化装置效能并增加工艺复杂度。因此虽然现有的纳米片为主的装置与其制作方法适用于其预期目的，但无法符合所有方面的需求。


技术实现要素：

4.本发明实施例提供许多不同实施例。一实施例包括半导体装置。半导体装置包括基板；第一源极/漏极结构与第二源极/漏极结构，位于基板上；第一半导体层与第二半导体层，位于第一源极/漏极结构与第二源极/漏极结构之间；以及栅极，位于第一源极/漏极结构与第二源极/漏极结构之间。栅极的一部分更位于第一半导体层与第二半导体层之间。此外，半导体装置包括第一内侧间隔物与第二内侧间隔物。第一内侧间隔物位于第一半导体层与第二半导体层之间，且更位于栅极的部分与第一源极/漏极结构的一部分之间。第一内侧间隔物具有u形轮廓。此外，第一源极/漏极结构的部分位于第一半导体层与第二半导体层之间。此外，第二内侧间隔物位于第一内侧间隔物与第一源极/漏极结构的部分之间。
5.本发明一实施例包括半导体装置的形成方法。方法包括接收半导体结构。半导体结构具有第一半导体层于基板上、第二半导体层于第一半导体层上以及第三半导体层于第二半导体层上。此外，第一半导体层与第三半导体层包括第一半导体材料，第二半导体层包括第二半导体材料，且第二半导体材料与第一半导体材料不同。方法亦包括形成u形间隔物层于第一半导体层与第三半导体层之间。u形间隔物层具有第一部分覆盖第一半导体层的上表面、第二部分覆盖第二半导体层的侧壁表面以及第三部分覆盖第三半导体层的下表面。此外，u形间隔物层的第一部分、第二部分与第三部分定义间隙。方法还包括蚀刻u形间隔物层的第一部分与第三部分以露出第一半导体层的上表面的一部分以及第三半导体层的下表面的一部分。方法包括形成外延源极/漏极结构于第一半导体层的上表面的露出部
分以及第三半导体层的下表面的露出部分之间。外延源极/漏极结构与u形间隔物层的第二部分隔有间隙。
6.本发明一实施例包括半导体装置的形成方法。方法包括接收半导体结构。半导体结构具有第一悬空的半导体层与第二悬空的半导体层沿着第一方向堆叠于基板上，且第一方向垂直于基板的上表面。方法亦包括形成顺应性的间隔物层。顺应性的间隔物层具有第一部分与第二部分。第一部分沿着第一方向的厚度一致，且第二部分沿着第二方向的厚度一致，且第二方向垂直于第一方向。第一部分还具有沿着第二方向的第一横向尺寸。方法还包括沿着第二方向使第一部分横向凹陷，以形成凹陷的第一部分，其第二横向尺寸小于第一横向尺寸且大于一致的厚度。方法包括形成外延源极/漏极结构于第一悬空半导体层与第二悬空半导体层之间。外延源极/漏极结构与第一部分交界且与第二部分分开。
附图说明
7.图1至图5与图8至图20为本发明多种实施例中，纳米片为主的装置其部分或全部于多种制作阶段的部分附图。
8.图6a至图6d为本发明一实施例中，纳米片为主的装置在与图5相关的工艺方法中的多种制作阶段的部分放大图。
9.图7a至图7c为本发明一实施例中，纳米片为主的装置在与图5相关的工艺方法中的多种制作阶段的部分放大图。
10.图21a及图21b为本发明多种实施例中，制作纳米片为主的装置的方法的流程图。
11.图22a及图22b为本发明多种实施例中，制作纳米片为主的装置的方法的部分细节(如图21b的步骤212)的流程图。
12.附图标记如下：
13.100:装置
14.102:基板
15.102a:p型井
16.102b:n型井
17.104:半导体层堆叠
18.106a,106b:鳍状物
19.110,110-1.110-2,112:半导体层
20.114:通道区
21.115:源极/漏极区
22.116:源极/漏极沟槽
23.116':延伸的源极/漏极沟槽
24.118,122,126:间隙
25.119:间隔物层
26.119a,119b,119c,119d,119e,120a,120b,120c:部分
27.120,127,127a,127b:内侧间隔物
28.124:聚合物结构
29.128,134,162,164:硬掩模层
30.129,184,186,192,194:长度
31.130a,130b,132a,132b:外延源极/漏极层
32.133,136:掩模单元
33.138:蚀刻化学剂
34.140,140a,140b:栅极结构
35.142:高介电常数的介电层
36.144:栅极层
37.145:栅极间隔物材料层
38.146:界面层
39.147:栅极间隔物
40.150:层间介电层
41.160:虚置栅极层
42.170:栅极沟槽
43.172:硅化物层
44.180:接点
45.187,188,196:厚度
46.188':分隔
47.190:高度
48.198:深度,厚度
49.200:方法
50.202,204,206,208,210,212,212a-1,212a-2,212a-3,
51.212a-4,212a-5,212b-1,212b-2,212b-3,214,216,218,220,222:步骤
具体实施方式
52.下述详细描述可搭配附图说明，以利理解本发明的各方面。值得注意的是，各种结构仅用于说明目的而未按比例绘制，如本业常态。实际上为了清楚说明，可任意增加或减少各种结构的尺寸。
53.下述内容提供的不同实施例或实例可实施本发明的不同结构。此外，本发明的多个实例可重复采用相同标号以求简洁，但多种实施例及/或设置中具有相同标号的元件并不必然具有相同的对应关系。下述特定构件与排列的实施例用以简化本发明内容而非局限本发明。举例来说，形成第一构件于第二构件上的叙述包含两者直接接触的实施例，或两者之间隔有其他额外构件而非直接接触的实施例。此外，本发明实施例的结构形成于另一结构上、连接至另一结构及/或耦接至另一结构中，结构可直接接触另一结构，或可形成额外结构于结构及另一结构之间。
54.此外，空间性的相对用语如“下方”、“其下”、“较下方”、“上方”、“较上方”、或类似用语可用于简化说明某一元件与另一元件在图示中的相对关系。空间性的相对用语可延伸至以其他方向使用的元件，而非局限于图示方向。举例来说，若翻转附图中的装置，则原本在其他单元或结构之下的单元将变成在其他单元或结构之上。元件亦可转动90
°
或其他角度，因此方向性用语仅用以说明图示中的方向。
55.本发明实施例一般关于集成电路与半导体装置及其形成方法。具体而言，本发明实施例关于纳米片为主的装置。纳米片为主的装置包括具有悬空的通道层的堆叠(在一些实施例中，只有一个悬空的通道层)的任何装置，且栅极结构至少部分围绕悬空的通道层。纳米片为主的装置包括全绕式栅极装置、多桥通道装置、多栅极装置、或其他类似装置。此外，纳米片为主的装置可包含任何合适形状及/或设置的通道层。举例来说，通道层可为许多不同形状之一，比如线状(或纳米线)、片状(或纳米片)、棒状(或纳米棒)及/或其他合适形状。换言之，用语“纳米片为主的装置”可广泛包含通道层为纳米线、纳米棒、或任何其他合适形状的装置。此处所述的纳米片为主的装置可为互补式金属氧化物半导体装置、p型金属氧化物半导体装置、或n型金属氧化物半导体装置。此外，纳米片为主的装置的通道层可与单一的连续栅极结构或多个栅极结构接合。本技术领域中技术人员应理解，本发明实施例有利于半导体装置的其他例子。举例来说，本发明实施例亦有利于其他种类的金属氧化物半导体场效晶体管，比如平面金属氧化物半导体场效晶体管、鳍状场效晶体管、或其他多栅极场效晶体管。
56.图1至图5与图8至图20为本发明多种实施例中，多种制作阶段时的纳米片为主的装置100的部分或整体的部分附图。具体而言，图1至图5与图8至图20为装置100在y-z平面中的剖视图。在此考虑下，x方向、y方向与z方向为彼此垂直的方向。x方向与y方向定义x-y平面。在所述实施例中，装置100的基板其上表面沿着x-y平面延伸。y方向与z方向定义y-z平面，其垂直于x-y平面。x方向与z方向定义x-z平面，其垂直于x-y平面与y-z平面。
57.装置100可包含于微处理器、存储器及/或其他集成电路装置中。在一些实施例中，装置100为集成电路芯片的一部分、系统单芯片、或其部分，其可包含多种无源与有源微电子装置如电阻、电容器、电感、二极管、p型场效晶体管、n型场效晶体管、金属氧化物半导体场效晶体管、互补式金属氧化物半导体晶体管、双极接面晶体管、横向扩散金属氧化物半导体晶体管、高电压晶体管、高频晶体管、其他合适构件、或上述的组合。在一些实施例中，装置100包含于非易失性存储器中，比如非易失性的随机存取存储器、快闪存储器、电性可抹除可程序化只读存储器、电性可程序化只读存储器、其他合适的存储器种类、或上述的组合。图1至图5与图8至图20已简化以求附图清楚，以利理解本发明实施例的发明概念。可添加额外结构至装置100中，且装置100的其他实施例可置换、调整、或省略一些下述结构。
58.如图1所示，装置100包括基板102(晶片)。在所述实施例中，基板102包括硅。基板102可另外化额外包含另一半导体元素如锗；半导体化合物如碳化硅、砷化镓、磷化镓、磷化铟、砷化铟及/或锑化铟；半导体合金如硅锗、磷砷化镓、砷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟及/或磷砷化镓铟；或上述的组合。在其他实施例中，基板102为绝缘层上半导体基板，比如绝缘层上硅基板、绝缘层上硅锗基板、或绝缘层上锗基板。绝缘层上半导体基板的制作方法可采用分离注入氧、晶片接合及/或其他合适方法。基板102可包含多种掺杂区，端视装置100的设计需求而定。在所述实施例中，基板102包括p型掺杂区(之后可视作p型井102a)，其可设置为用于n型晶体管(如n型纳米片为主的晶体管)。基板102亦包含n型掺杂区(之后可视作n型井102b)，其可设置为用于p型晶体管(如p型纳米片为主的晶体管)。n型掺杂区如n型井可掺杂n型掺质如磷、砷、其他n型掺质、或上述的组合。p型掺杂区如p型井可掺杂p型掺质如硼、铟、其他p型掺质、或上述的组合。在一些实施方式中，基板102包含的掺杂区具有p型掺质与n型掺质的组合。多种掺杂区可直接型成于基板102之上及/或之中，以提
供p型井结构、n型井结构、双井结构、隆起结构、或上述的组合。可进行离子注入工艺、扩散工艺及/或其他合适的掺杂工艺，以形成多种掺杂区。
59.半导体层堆叠104形成于基板102中的p型井102a上，而半导体层堆叠104形成于基板102中的n型井102b上。p型井102a与n型井102b上的半导体层堆叠104，可由相同工艺步骤或分开工艺步骤所形成。半导体层堆叠104各自包含半导体层110与半导体层112，自基板102的p型井102a或n型井102b的表面以交错设置的方式垂直堆叠(比如沿着z方向)。在一些实施例中，半导体层110与半导体层112外延成长如所述的交错设置。举例来说，外延成长半导体层110的第一者于基板上，外延成长半导体层112的第一者于半导体层110的第一者上，外延成长半导体层110的第二者于半导体层的第一者上，以及以此类推，直到半导体层堆叠104具有所需数目的半导体层110与半导体层112。在这些实施例中，半导体层110与半导体层112可视作外延层。在一些实施例中，外延成长半导体层110与半导体层112的方法可为分子束外延工艺、化学气相沉积工艺、有机金属化学气相沉积工艺、其他合适的外延成长工艺、或上述的组合。半导体层110及112可各自包含相同或不同的材料于p型井102a与n型井102b上。此外，半导体层堆叠104可包含相同或不同数目的层状物于p型井102a与n型井102b上。
60.半导体层110的组成与半导体层112的组成不同，以达后续工艺时的蚀刻选择性及/或不同氧化速率。在一些实施例中，半导体层110对蚀刻剂具有第一蚀刻速率，而半导体层112对蚀刻剂具有第二蚀刻速率，且第二蚀刻速率小于第一蚀刻速率。在一些实施例中，半导体层110具有第一氧化速率，而第二半导体层112具有第二氧化速率，其中第二氧化速率小于第一氧化速率。在所述实施例中，半导体层110与半导体层112包括不同材料、组成原子％、组成重量％、厚度及/或特性，以在蚀刻工艺时(比如形成悬空通道层于装置100的通道区中的蚀刻工艺)达到所需的蚀刻选择性。举例来说，当半导体层110包括硅锗而半导体层112包括硅时，半导体层112的硅蚀刻速率小于半导体层110的硅锗蚀刻速率。在一些实施例中，半导体层110与半导体层112可包含相同材料但不同的组成原子％，以达蚀刻选择性及/或不同的氧化速率。举例来说，半导体层110与半导体层112可包含硅锗，其中半导体层110具有第一硅原子％及/或第一锗原子％，而半导体层112具有不同的第二硅原子％及/或不同的第二锗原子％。本发明实施例实施的半导体层110与半导体层112包括半导体材料的任何组合，以提供所需的蚀刻选择性、所需的氧化速率差异及/或所需的效能特性(比如最大化电流的材料)。上述半导体材料包括此处所述的任何半导体材料。
61.如下所述，半导体层112或其部分形成装置100的通道区。在所述实施例中，半导体层堆叠104包括四个半导体层110与四个半导体层112，其设置为形成四个半导体层对于基板102上，且一半导体层对具有个别的半导体层110与个别的半导体层112。在进行后续工艺之后，此设置会使装置100具有四个通道。然而本发明实施例的半导体层堆叠104可包括更多或更少的半导体层，端视装置100(如纳米片为主的晶体管)所需的通道数目及/或装置100的装置需求而定。举例来说，半导体层堆叠104可包含两个至十个半导体层110与两个至十个半导体层112。在其他所述实施例中，半导体层110具有厚度187，而半导体层112具有厚度188，且厚度187与厚度188的选择基于制作及/或装置100的装置效能考虑。举例来说，可设置厚度187以达装置100的通道所需的厚度，且可设置厚度188以定义装置100的相邻通道之间(比如半导体层112之间)所需的距离(或间隙)。可设置厚度187与厚度188以达装置100
的所需效能。此外，可设计厚度188以达特定的所需装置特性，如下所述。在一些实施例中，厚度187与厚度188各自为约1nm至约10nm。
62.图案化半导体层堆叠104以形成鳍状物106a于p型井102a以及鳍状物106b于n型井102b上。鳍状物106a及106b亦可视作鳍状结构、鳍状单元、或类似物。鳍状物106a及106b各自包含基板部分(如基板102的一部分)与半导体层堆叠部分(如含有半导体层110与半导体层112的半导体层堆叠104的保留部分)。鳍状物106a及106b的延伸方向实质上沿着y方向彼此平行，且具有定义于y方向中的长度、定义于x方向中的宽度与定义于z方向中的高度。在一些实施方式中，可进行光刻及/或蚀刻工艺以图案化半导体层堆叠104成鳍状物106a及106b。光刻工艺可包含形成光刻胶层于半导体层堆叠上(比如旋转涂布)、进行曝光前烘烤工艺、采用光掩膜进行曝光工艺、进行曝光后烘烤工艺以及进行显影工艺。在曝光工艺时，光刻胶层曝光至射线能量(比如紫外光、深紫外光、或极紫外光)，其中光掩膜阻挡、穿透及/或反射射线至光刻胶层，端视光掩膜的光掩膜图案及/或光掩膜种类(比如二元光掩膜、相移光掩膜、或极紫外光光掩膜)而定，使对应光掩膜图案的图像投射至光刻胶层上。由于光刻胶层对射线能量敏感，光刻胶层的曝光部分将化学变化，且光刻胶层的曝光(或未曝光)部分可在显影工艺时溶解，端视光刻胶层的特性与显影工艺所用的显影溶液的特性而定。在显影之后，图案化的光刻胶层包括的光刻胶图案对应光掩膜。蚀刻工艺采用图案化的光刻胶层作为蚀刻掩模，以移除半导体层堆叠的部分。在一些实施例中，形成图案化的光刻胶层于半导体层堆叠上的硬掩模层之上，第一蚀刻工艺移除硬掩模层的部分以形成图案化的硬掩模层，而第二蚀刻工艺采用图案化的硬掩模层作为蚀刻掩模以移除半导体层堆叠的部分。蚀刻工艺可包含干蚀刻工艺、湿蚀刻工艺、其他合适的蚀刻工艺、或上述的组合。在一些实施例中，蚀刻工艺为反应性在梨子蚀刻工艺。在蚀刻工艺之后，移除图案化的光刻胶层(在一些实施例中，亦移除硬掩模层)的方法，可为光刻胶剥除工艺或其他合适工艺。在其他实施例中，鳍状物106a及106b的形成方法可为多重图案化工艺，比如双重图案化光刻工艺(比如光刻-蚀刻-光刻-蚀刻工艺、自对准双重图案化工艺、间隔物为介电层的自对准双重图案化工艺、其他双重图案化工艺、或上述的组合)、三重图案化工艺(比如光刻-蚀刻-光刻-蚀刻-光刻-蚀刻工艺、自对准三重图案化工艺、其他三重图案化工艺、或上述的组合)、其他多重图案化工艺(比如自对准四重图案化工艺)、或上述的组合。在一些实施例中，在图案化半导体层堆叠时，可实施定向自组装技术。此外，一些实施例的曝光工艺可实施无光掩膜光刻、电子束写入及/或离子束写入，以图案化光刻胶层。
63.隔离结构形成于基板102之上及/或之中，以隔离装置100的多种区域如多种装置区。举例来说，隔离结构围绕鳍状物106a及106b的底部，使隔离结构分开并隔离鳍状物106a及106b。在一些实施例中，隔离结构围绕鳍状物106a及106b的基板部分(如基板102的p型井102a与n型井102b)，并部分围绕鳍状物106a及106b的半导体层堆叠部分(如最底部的半导体层110的一部分)。然而本发明实施例实施相对于鳍状物106a及106b的隔离结构的不同设置。隔离结构包括氧化硅、氮化硅、氮氧化硅、其他合适的隔离材料(比如含硅、氧、氮、碳、或其他合适的隔离组成)、或上述的组合。隔离结构可包含不同结构如浅沟槽隔离结构、深沟槽隔离结构及/或局部氧化硅结构。举例来说，隔离结构可包含浅沟槽隔离结构，其定义并电性隔离鳍状物106a及106b与其他有源装置区(如鳍状物)及/或无源装置区。浅沟槽隔离结构的形成方法可为蚀刻沟槽于基板102中(比如采用干蚀刻工艺及/或湿蚀刻工艺)，并将
绝缘材料填入沟槽(比如采用化学气相沉积工艺或旋转涂布玻璃工艺)。可进行化学机械研磨工艺以移除多余的绝缘材料及/或平坦化隔离结构的上表面。在另一例中，浅沟槽隔离结构的形成方法可在形成鳍状物106a及106b之后沉积绝缘材料于基板102上。在一些实施方式中，绝缘材料层可填入鳍状物106a及106b之间的间隙(沟槽)。接着回蚀刻绝缘材料层以形成隔离结构。在一些实施例中，浅沟槽隔离结构包括填入沟槽的多层结构，比如氮化硅层位于热氧化物衬垫层上。在另一例中，浅沟槽隔离结构包括介电层位于掺杂的衬垫层(比如硼硅酸盐玻璃或磷硅酸盐玻璃)上。在另一例中，浅沟槽隔离结构包括基体介电层位于衬垫介电层上，其中基体介电层与衬垫介电层包括的材料取决于设计需求。隔离结构可形成于未图示于图1的剖面中，比如形成于平行于图1的剖面的平面中。此外，图1未显示隔离结构。
64.装置100亦包括栅极结构140a位于鳍状物106a的一部分上，以及栅极结构140b位于鳍状物106b的一部分上。栅极结构140a将设置为用于n型晶体管(因此对应越过n型晶体管区的一部分)，而栅极结构140b将设置为用于p型晶体管(因此对应越过p型晶体管区的一部分)。栅极结构140a及140b更形成于鳍状物106a及106b之间的隔离结构上。栅极结构140a及140b延伸的长度方向不同于(比如垂直于)鳍状物106a及106b的长度方向。举例来说，栅极结构140a及140b的延伸方向沿着x方向实质上彼此平行，且具有定义于x方向中的长度、定义于y方向中的宽度与定义于z方向中的高度。综上所述，图1仅显示栅极结构140a及140b垂直于其纵轴的剖面。在一些实施例中，栅极结构140a与栅极结构140b各自为栅极结构的部分，其位于鳍状物106a的一部分、鳍状物106b的一部分与鳍状物106a及106b之间的隔离结构的一部分上，使栅极结构越过鳍状物106a及106b。
65.栅极结构140a及140b定义鳍状物106a及106b的通道区114于栅极结构140a及140b之下。此外，栅极结构140定义源极/漏极区115于通道区的两侧上(比如两个相邻的通道区之间)。综上所述，x-z平面中的栅极结构140a及140b包覆个别的鳍状物106a及106b的上表面与侧壁表面。在y-z平面中，栅极结构140a及140b位于鳍状物106a及106b的个别通道区114的上表面上，使栅极结构140a及140b位于个别的源极/漏极区115之间。栅极结构140a及140b各自包含虚置栅极堆叠，其包含虚置栅极层160、视情况形成的栅极介电层位于虚置栅极层160与鳍状物106a及106b之间以及一或多个掩模层(比如硬掩模层162与硬掩模层164)位于虚置栅极层160上。在所述实施例中，虚置栅极堆叠的宽度(比如虚置栅极层160的宽度)定义栅极结构140a及140b的栅极长度(lg，比如在y方向中)。栅极长度定义n型晶体管及/或p型晶体管开启时，源极/漏极区115之间的电流(如载子，比如电子或空穴)的移动距离(或长度)。
66.虚置栅极层160包括合适的虚置栅极材料如多晶硅层。在一些实施例中，栅极介电层包括介电材料如氧化硅、高介电常数的介电材料、其他合适的介电材料、或上述的组合。高介电常数的介电材料包括氧化铪、氧化铪硅、氮氧化铪硅、氧化铪钽、氧化铪钛、氧化铪锆、氧化锆、氧化铝、氧化铪-氧化铝合金、其他合适的高介电常数的介电材料、或上述的组合。在一些实施例中，栅极介电层包括界面层(比如氧化硅)为于鳍状物106a及106b上，以及高介电常数的介电层位于界面层上。虚置栅极堆叠可包含多个其他层，比如盖层、界面层、扩散层、阻挡层、其他硬掩模层、或上述的组合。
67.虚置栅极堆叠的形成方法可为沉积工艺、光刻工艺、蚀刻工艺、其他合适工艺、或上述的组合。举例来说，可进行沉积工艺以形成虚置栅极层160于鳍状物106a及106b与隔离
结构上。在一些实施例中，在形成虚置栅极层160之前，进行沉积工艺以形成栅极介电层于鳍状物106a及106b与隔离结构上。在这些实施例中，虚置栅极层160沉积于栅极介电层上。在一些实施例中，硬掩模层沉积于虚置栅极层160上。沉积工艺包括化学气相沉积、物理气相沉积、原子层沉积、高密度等离子体化学气相沉积、有机金属化学气相沉积、远端等离子体化学气相沉积、等离子体辅助化学气相沉积、低压化学气相沉积、原子层化学气相沉积、常压化学气相沉积、电镀、其他合适方法、或上述的组合。接着进行光刻图案化与蚀刻工艺，可图案化虚置栅极层160(一些实施例亦可图案化栅极介电层与硬掩模层)以形成虚置栅极堆叠，使虚置栅极堆叠(包含虚置栅极层160、栅极介电层、硬掩模层162及164及/或其他合适层)设置如图1所示。光刻图案化工艺包括涂布光刻胶(比如旋转涂布)、软烘烤、对准光掩膜、曝光、曝光后烘烤、显影光刻胶、冲洗、干燥(比如硬烘烤)、其他合适的光刻工艺、或上述的组合。蚀刻工艺包括干蚀刻工艺、湿蚀刻工艺、其他蚀刻方法、或上述的组合。
68.栅极间隔物材料层145位于栅极结构140a及140b上，特别是与个别的虚置栅极堆叠及鳍状物106a及106b相邻处(比如沿着虚置栅极堆叠与鳍状物的侧壁与上表面)。栅极间隔物材料层145的形成方法可为任何合适制成，且可包含介电材料。介电材料可包含硅、氧、碳、氮、其他合适材料、或上述的组合，比如氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氧化硅、或碳氮氧化硅。举例来说，介电层包括硅与氮(比如氮化硅层)，且可沉积于虚置栅极堆叠上。在一些实施例中，栅极间隔物材料层145包括多层结构，比如含氮化硅的第一介电层与含氧化硅的第二介电层。在一些实施例中，栅极间隔物材料层145包括超过一个栅极间隔物材料层，比如多种栅极间隔物材料层以设置用于密封间隔物、补偿间隔物、牺牲间隔物、虚置间隔物及/或主要间隔物，其将与虚置栅极堆叠相邻。在这些实施方式中，多种栅极间隔物材料层包含的材料可具有不同蚀刻速率。举例来说，可沉积含硅与氧(如氧化硅)的第一介电层，以形成与虚置栅极堆叠相邻的第一间隔物材料层。可形成含硅与氮(如氮化硅)的第二介电层，以形成与第一间隔物材料层相邻的第二间隔物材料层。
69.如图2所示，蚀刻(如非等向蚀刻)栅极间隔物材料层145，以移除虚置栅极堆叠的上表面与鳍状物106a及106b的表面之上的栅极间隔物材料层145的部分。综上所述，栅极间隔物材料层145只保留于虚置栅极堆叠的侧壁上，以形成栅极间隔物147。
70.此外，至少部分移除鳍状物106a及106b的露出部分(比如栅极结构140a及140b与栅极间隔物147未覆盖的鳍状物106a及106b的源极/漏极区)，以形成源极/漏极沟槽116(凹陷)。在一些实施例中，蚀刻工艺完全移除鳍状物106a及106b的源极/漏极区115中的半导体层堆叠104的部分，以露出源极/漏极区115中的鳍状物106a及106b的基板部分(如基板102)。源极/漏极沟槽116因此具有半导体层堆叠104的保留部分所定义的侧壁(其位于栅极结构140a及140b之下的通道区中)，以及基板102所定义的底部(比如源极/漏极区115中的p型井102a与n型井102b的上表面)。在一些实施例中，形成源极/漏极沟槽116所用的蚀刻工艺，可与形成栅极间隔物147所用的蚀刻工艺分开。在一些实施例中，形成栅极间隔物147的蚀刻工艺一开始可形成源极/漏极沟槽116，比如部分蚀刻鳍状物106a及106b其最顶部的半导体层110。在一些实施例中，蚀刻工艺移除一些但非全部的半导体层堆叠104，使源极/漏极区115中的半导体层110或半导体层112定义源极/漏极沟槽116的底部。在所述实施例中，蚀刻工艺更移除一些但非全部的鳍状物106a及106b的基板部分，使源极/漏极沟槽116延伸至低于基板102的最顶部表面。蚀刻工艺可包包含干蚀刻工艺、湿蚀刻工艺、其他合适的蚀
刻工艺、或上述的组合。在一些实施例中，蚀刻工艺为多步骤的蚀刻工艺。举例来说，蚀刻工艺可改变蚀刻剂以分开并交错地移除半导体层110与半导体层112。在一些实施例中，可设置蚀刻工艺的参数以选择性蚀刻半导体层堆叠，并最小化地蚀刻或不蚀刻栅极结构140a及140b(比如虚置栅极堆叠与栅极间隔物147)及/或隔离结构。在一些实施例中，可进行此处所述的光刻工艺以形成图案化的掩模层覆盖栅极结构140a及140b及/或隔离结构，且蚀刻工艺采用图案化的掩模层作为蚀刻掩模。
71.如图3所示，形成间隙118于半导体层110之间，以用于之后形成内侧间隔物于其中。可采用任何合适方法形成间隙118。举例来说，进行蚀刻工艺以选择性蚀刻源极/漏极沟槽116所露出的半导体层112(比如经由半导体层堆叠104的侧壁蚀刻)，并最小化地蚀刻或不蚀刻半导体层110。此外，间隙118亦形成于栅极间隔物147之下的基板102与半导体层110之间。因此半导体层110的部分(边缘)悬空于栅极间隔物147之下的通道区114中。在一些实施例中，间隙118部分延伸于栅极结构140a及140b的虚置栅极堆叠之下。蚀刻工艺设置为横向蚀刻(比如沿着y方向)半导体层112，进而减少半导体层112沿着y方向的宽度。在一些实施例中，间隙118具有沿着y方向的长度184。换言之，长度184减少半导体层112沿着y方向的横向宽度。在一些实施例中，长度184为约6nm至约10nm。若长度184过短如小于6nm，则形成内侧间隔物所用的空间不足以可信地分开后续形成的外延源极/漏极结构与后续形成的金属栅极。若长度184过长如大于10nm，则后续形成的金属栅极的长度不足以达到设计目的。蚀刻工艺可为干蚀刻工艺、湿蚀刻工艺、其他合适的蚀刻工艺、或上述的组合。形成间隙118之后，源极/漏极沟槽116延伸于相邻的半导体层110之下与之间，以形成延伸的源极/漏极沟槽116'。
72.如图4所示，沉积工艺接着形成间隔物层119于栅极结构140a及140b之上，以及定义延伸的源极/漏极沟槽116'的结构(比如半导体层110、半导体层112与基板102)之上。上述沉积工艺可为任何合适方法如化学气相沉积、物理气相沉积、原子层沉积、高密度等离子体化学气相沉积、有机金属化学气相沉积、远端等离子体化学气相沉积、等离子体辅助化学气相沉积、低压化学气相沉积、原子层化学气相沉积、常压化学气相沉积、电镀、其他合适方法、或上述的组合。间隔物层119部分填入延伸的源极/漏极沟槽116’。沉积工艺设置以确保间隔物层119可部分填入半导体层110之间以及半导体层110与栅极间隔物147之下的基板102之间的间隙118。间隔物层119包括的材料不同于半导体层110的材料与栅极间隔物147的材料，以在后续的蚀刻工艺时达到所需的蚀刻选择性。在一些实施例中，间隔物层119包括的介电材料含有硅、氧、碳、氮、其他合适材料、或上述的组合，比如氧化硅、氮化硅、氮氧化硅、碳化硅、或碳氮氧化硅。在一些实施例中，间隔物层119包括此处所述的低介电常数的介电材料。在一些实施例中，将掺质(如p型掺质、n型掺质、或上述的组合)导入介电材料，使间隔物层包括掺杂的介电材料。在一些实施例中，间隔物层119为顺应性的层状物，其包括多种部分。举例来说，在间隔物层119的一部分沿着装置100的多种表面的放大图中，n型晶体管区中的间隔物层119包括部分119a形成于半导体层110(放大图中的一者标示为半导体层110-1)的上表面上、部分119b形成于半导体层112的侧壁表面上、部分119c形成于半导体层110(放大图中的一者标示为半导体层110-2)的下表面上、部分119d形成于半导体层110(比如半导体层110-2)的侧壁表面上以及部分119e形成于半导体层110(比如半导体层110-1)的侧壁表面上。p型晶体管区中的间隔物层119相对于半导体层110(两者在放大图中标示
为半导体层110-1与半导体层110-2)，亦包含部分119a至119c(与此处所述的内容类似)。间隔物层119的多种部分均具有一致的厚度196。在一些实施例中，厚度196为约2nm至约4nm。若厚度196过小如小于2nm，则内侧间隔物无法可信地分开后续形成的外延源极/漏极结构与后续形成的金属栅极。若厚度196过大如大于4nm，则无法达到间隔物层119的u形轮廓，因此损失此轮廓的相关下述优点。可依特定的制作需求选择与微调厚度196，如下详述。
73.每一部分119a至119e的厚度196沿着垂直于部分119a至119e延伸的表面的方向。如上所述，半导体层112具有厚度188。综上所述，相邻的半导体层110之间的分隔188’与厚度188相同。在一些实施例中，分隔188’大于两倍的厚度196。综上所述，空间存在于部分119a与部分119c之间。换言之，部分119a、119b及119c一起定义三者之间的间隙122。在一些实施例中，间隙122具有实质上矩形的轮廓。此外，每一部分119a及119c的长度186沿着垂直于半导体层110及/或半导体层112的侧壁表面的横向方向。长度186大于厚度196。如上所述，部分119b的厚度196沿着相同的横向方向。综上所述，部分119a、119b及119c一起具有符合字母u形的轮廓。换言之，间隔物层119的轮廓包括多个部分，其符合字母u的形状。在一些实施例中，u形轮廓可达到下述的特定结构，以改善装置100的效能特性及/或制作。此外，长度186大于长度184。综上所述，间隔物层119覆盖yz剖面上的所有半导体层110。
74.如图5所示，接着进行蚀刻工艺以选择性蚀刻间隔物层119而形成内侧间隔物120。此工艺同时最小化地蚀刻或不蚀刻半导体层110、栅极结构140a及140b的虚置栅极堆叠与栅极间隔物147。在一些实施例中，自栅极间隔物147的侧壁、半导体层110的侧壁、虚置栅极堆叠与基板102移除间隔物层119。综上所述，蚀刻工艺时可移除部分119d及119e。在一些实施例中，蚀刻工艺时亦使部分119a及119c凹陷，以分别形成内侧间隔物120的部分120a及120c。举例来说，部分120a及120c各自具有长度192，其小于部分119a及119c的长度186。此外，长度192小于长度184(见图3)。在一些实施例中，长度192为约4nm至约10nm。若长度192过小如小于4nm，则难以形成所需的u形内侧间隔物。若长度192过大如大于10nm，其将凸出间隙118且不必要地占据珍贵的芯片空间。综上所述，蚀刻工艺后的间隙118中露出半导体层110的上表面与下表面的一部分。举例来说，具有长度194的半导体层110的一部分暴露于间隙118中。长度194大致等于长度184与长度192之间的差异。在一些实施例中，蚀刻工艺不影响部分119b。为了说明一致，未改变的部分119b可改称作内侧间隔物120的部分120b。综上所述，部分120b的厚度维持不变且等于厚度196。在一些实施例中，长度192大于厚度196。综上所述，在蚀刻间隔物层119时维持间隔物层119的u形轮廓。虽然与蚀刻工艺前相较，已修整u形的两个分叉。此外，间隙122转变成间隙126且具有减少的深度198。在一些实施例中，间隙126维持实质上矩形的轮廓。深度198等于长度192与厚度196之间的差异。在一些实施例中，深度198为约2nm至约6nm。若深度198过小如小于2nm，则失去u形轮廓相关的一些此处所述的优点。若深度198过大如大于6nm，则半导体层110(具有长度194)的露出部分必须变得过小，因此自这些表面进行的外延成长变得难以控制。由于深度198可决定后续形成的内侧间隔物(如内侧间隔物127a及127b)的厚度，因此亦可视作厚度198。
75.如上所述，蚀刻部分119a、119c、119d及119e的工艺不影响部分119b，不论其包含的材料是否实质上相同。此工艺可视作控制的蚀刻间隔物层119的工艺。如图6a至图6d所示的一些实施例，设置蚀刻工艺所产生的副产物，可形成聚合物结构于间隙122(或间隙126)中以达上述结构。聚合物结构124可阻挡蚀刻剂扩散穿过间隙122(或间隙126)，以保护部分
119b(或部分120b)。蚀刻方法可实施湿蚀刻法、干蚀刻法、其他合适的蚀刻工艺、或上述的组合。在一些实施例中，蚀刻化学剂包含的组成可为氟元素，比如三氟化氮。含氟组成与间隔物层119的介电材料作用及/或彼此作用，以自内侧间隔物层119的表面移除介电材料的部分。综上所述，移除部分119d及119e，并蚀刻部分119a及119c。
76.此外，随着蚀刻间隔物层119，蚀刻化学剂与间隔物层119的介电材料作用以形成副产物。在一些实施中，间隙122(或间隙126)中捕获副产品的至少一部分，以形成聚合物结构124。在一些实施例中，调整蚀刻工艺的参数以控制聚合物结构124的材料、组成与尺寸。举例来说，一些实施例调整含氟组成与组成的流速以及蚀刻气体的额外组成的流速，使聚合物结构124包括氟化铵硅((nh4)2sif6)。在一些实施例中，可调整含氟组成与组成的流速以及蚀刻气体的额外组成的流速，使聚合物结构124包括氟化硅。在其他实施例中，可调整参数使聚合物结构124包含其他合适材料，或此处所述的材料的组合。
77.此外，可调整参数使聚合物结构124的尺寸转变为足以阻挡蚀刻化学剂抵达部分119b。举例来说，随着蚀刻工艺进展，聚合物结构124的尺寸成长。间隙122的尺寸同时缩小，并转变成间隙126。在一些实施例中，调整参数使聚合物结构124覆盖间隔物层119的部分119b的所有侧壁表面。蚀刻化学剂不易蚀刻聚合物结构124。综上所述，聚合物结构124可物理阻挡蚀刻化学剂抵达部分119b。在一些实施例中，聚合物结构124不覆盖部分119b的所有侧壁表面，而半导体层110与聚合物结构124之间的开口可能太窄而无法使蚀刻化学剂穿过。综上所述，蚀刻化学剂仍不能达到部分119b。此方法与图7a至图7c所示的控制蚀刻间隔物层119的下述其他方法类似。
78.在一些实施例中，一阶段中的聚合物结构124可完全填入缩小的间隙122(或间隙126)。随着蚀刻工艺进一步进展，聚合物结构124自间隙126凸出。在一些实施例中，完成蚀刻工艺后的聚合物结构124具有沿着y方向的长度129。综上所述，长度129大于间隙126的深度。在一些实施例中，在蚀刻反应抵达沿着部分119b的最外侧侧壁表面(其亦为聚合物结构124与部分119b之间的界面)延伸的平面之前，停止蚀刻反应。综上所述，可维持间隔物层的u形轮廓。在一些实施例中，可控制蚀刻工艺的蚀刻时间以达上述结构。之后可由任何合适方法移除聚合物结构124，以露出部分119b的最外侧侧壁表面。此阶段形成内侧间隔物120。
79.在其他实施例或额外实施例中，设计间隔物层119的尺寸可控制间隔物层119的蚀刻。如图7a至图7c所示的上述内容，半导体层110-1及110-2之间的空间为分隔188’，而间隔物层119具有厚度196。分隔188’与厚度196的两倍之间的差异，定义间隙122(与间隙126)的高度190。在一些实施例中，设置厚度196使高度190小于选定的蚀刻化学剂(如蚀刻化学剂138)的分子半径(如凡德瓦半径)。综上所述，蚀刻化学剂无法抵达且不会影响部分119b。在一些实施例中，设置厚度196使高度190小于约3nm。如此一来，分子半径大于约3nm的任何蚀刻化学剂，在蚀刻工艺时不影响部分119b。在一些实施例中，控制蚀刻工艺的时间，使蚀刻工艺结束时的部分120a及120c的长度192大于厚度196。因此可维持间隔物层119的u形轮廓于内侧间隔物120中。
80.如上所述，间隔物层119的高度与蚀刻化学剂138的特性(包含分子半径)，将决定蚀刻化学剂是否抵达部分119b。在一些实施例中，蚀刻化学剂138的合适选择受限于多种其他条件，比如半导体层110的材料、间隔物层119的材料及/或栅极间隔物147的材料。在这些实施例中，必须依据预先选择的蚀刻化学剂138选择高度190。另一方面，高度190取决于间
隔物层119的厚度196与半导体层110之间的分隔188’的组合。综上所述，可设计厚度196以达可控蚀刻。在一些实施例中，采用微调工艺精准控制厚度196。举例来说，对此阶段中被间隔物层119包覆的图4的装置100进行氧化处理。氧化处理可将间隔物层119的介电材料薄层转换成对应的氧化产物。氧化薄层的蚀刻特性不同于间隔物层119的未氧化介电材料。综上所述，可实施选择性蚀刻工艺以移除氧化薄层，而不蚀刻间隔物层119的未氧化部分。在一些实施例中，氧化介电材料的薄层厚度小于约1nm。此氧化-蚀刻工艺(可视作数字内侧间隔物蚀刻工艺)可依需求重复多次，以达间隔物层119的所需厚度(如厚度196)。
81.如图8所示，可视情况进行沉积工艺以形成内侧间隔物127a及127b。在一些实施例中，沉积间隔物材料于栅极结构140a及140b之上，以及定义延伸的源极/漏极沟槽116'的其余部分的结构(比如半导体层110、内侧间隔物120与基板102)之上，且沉积方法可为化学气相沉积、物理气相沉积、原子层沉积、高密度等离子体化学气相沉积、有机金属化学气相沉积、远端等离子体化学气相沉积、等离子体辅助化学气相沉积、低压化学气相沉积、原子层化学气相沉积、常压化学气相沉积、电镀、其他合适方法、或上述的组合。间隔物材料可部分(在一些实施例中可完全)填入延伸的源极/漏极沟槽116’的其余部分。在一些实施例中，间隔物材料填入间隙126。内侧间隔物127a及127b的间隔物材料可不同于半导体层110的材料、内侧间隔物120的材料与栅极间隔物147的材料，以在后续蚀刻工艺时达到所需的蚀刻选择性。在一些实施例中，间隔物材料为含硅、氧、碳、氮、其他合适材料、或上述的组合的介电材料，比如氧化硅、氮化硅、氮氧化硅、碳化硅、或碳氮氧化硅。在一些实施例中，间隔物材料为此处所述的低介电常数的介电材料。在一些实施例中，可将掺质如p型掺质、n型掺质、或上述的组合导入间隔物材料。在一些实施例中，间隔物材料包括氧化物、氮化物、或上述的组合。与气体间隔物(如下所述)相较，这些间隔物材料物理占据全部的间隙126，使后续的外延工艺不会使外延材料部分进入间隙126，进而减少内侧间隔物127a及127b的物理尺寸。在一些实施例中，内侧间隔物127a及127b为实质上矩形而符合间隙126的轮廓。
82.在一些实施例中，进行蚀刻工艺以移除栅极间隔物147的侧壁之上与半导体层110的顶部、底部与侧壁表面之上的间隔物材料。此外，蚀刻工艺设置为自内侧间隔物120的部分120a及120c的侧壁表面移除间隔物材料。在一些实施例中，设置蚀刻工艺的参数以维持间隔物材料的至少一部分于间隙126中。间隔物材料的保留部分转变为内侧间隔物127a及127b。在一些实施例中，可调整的参数包括蚀刻时间。在一些实施例中，蚀刻工艺包括多个步骤，比如设置以调整内侧间隔物127a及127b的尺寸及/或轮廓。在一些实施例中，间隔物材料完全填入间隙126。综上所述，内侧间隔物127a及127b的横向宽度等于厚度198(见图5)。在其他实施例中，间隔物材料只部分填入蚀刻工艺所留下的间隙126。综上所述，内侧间隔物127a及127b的横向宽度小于厚度198。在一些实施例中，内侧间隔物127a及127b的高度与间隙126的高度190一致(见图5)。内侧间隔物120的厚度可同时符合半导体层110之间的分隔188’(见图4)。综上所述，内侧间隔物127a及127b沿着z方向的尺寸可小于内侧间隔物120的尺寸。
83.在一些实施例中，可省略图8所示的上述步骤。如下所述，后续工艺会造成空洞(或气体)而非图8所示的上述介电材料，以形成间隙126。换言之，内侧间隔物127a及127b为气体间隔物(亦可视作气隙)。这些实施例的细节与优点将详述于下。在一些实施例中，设置蚀刻工艺的参数以部分填入间隙126。综上所述，内侧间隔物127a及127b可视作包含间隔物材
料的一部分与气体的一部分，以提供两种间隔物的一些优点。换言之，可依据设计需求调整内侧间隔物127a及127b的组成。
84.如图9所示，在图5的相关工艺后继续形成硬掩模层128于装置100上，使其覆盖虚置栅极堆叠的上表面、栅极间隔物147、半导体层110的顶部、底部与侧壁表面、内侧间隔物120的顶部、底部与侧壁表面以及露出的基板102的上表面。如图8所示，在内侧间隔物127a及127b由介电材料所形成的例子中，硬掩模层128覆盖内侧间隔物120的顶部、底部与侧壁表面。在一些实施例中，硬掩模在后续工艺如下述的外延成长工艺时可保护装置结构。
85.如图10所示，形成掩模单元133于装置100的p型晶体管区上，比如对应n型井102b。掩模单元133覆盖p型晶体管区中的结构(比如n型井102b上的装置100的结构)，并具有开口露出n型晶体管区中的结构(比如p型井102a上的装置100的结构)。综上所述，掩模单元133露出n型晶体管区中的结构。掩模单元133可为任何合适材料，比如光刻胶。
86.在一些实施例中，自n型晶体管区移除硬掩模层128。硬掩模层128的移除方法可为任何合适方法，比如干蚀刻法、湿蚀刻法、其他合适的蚀刻工艺、或上述的组合。综上所述，延伸的源极/漏极沟槽116’中露出半导体层110的顶部、底部与侧壁表面，以及内侧间隔物120的侧壁表面。
87.在一些实施例中(未图示于图10中)，此阶段可形成介电材料为主的内侧间隔物127a于n型晶体管区中，比如依据图8所示的上述方法。然而掩模单元133覆盖p型晶体管区，因此不同时形成内侧间隔物127b于p型晶体管区中。相反地，可在之后的阶段形成内侧间隔物127b。此工艺可使装置100具有不同的内侧间隔物结构于不同区中，比如具有内侧间隔物120与内侧间隔物127a于n型晶体管区中，并具有内侧间隔物120与内侧间隔物127b于p型晶体管区中。在一些实施例中，内侧间隔物127a及127b的材料可不同。举例来说，内侧间隔物127a及127b可包含不同的介电材料。在其他实施例中，内侧间隔物127a可包含介电材料，而内侧间隔物127b可为气体(如下述)。
88.如图11所示，外延源极/漏极结构形成于n型晶体管区中的延伸的源极/漏极沟槽116’中。在一些实施例中，外延源极/漏极结构各自包括超过一个外延源极/漏极层。举例来说，自基板102的部分以及延伸的源极/漏极沟槽116’所露出的半导体层110的部分外延成长第一半导体材料。外延源极/漏极层130a最终形成于n型晶体管区的源极/漏极区115中。举例来说，外延源极/漏极层130a与延伸的源极/漏极沟槽116’的露出表面交界。因此外延源极/漏极层132a形成于外延源极/漏极层130a上并与其交界。外延工艺可采用化学气相沉积技术(比如气相外延及/或超高真空化学气相沉积)、分子束外延、其他合适的外延成长工艺、或上述的组合。外延工艺可采用气体及/或液体的前驱物，其可与基板102及/或半导体层110的组成作用。外延源极/漏极层130a及132a掺杂n型掺质。在一些实施例中，外延源极/漏极层130a及/或132a包括硅。外延源极/漏极层130a及/或132a可掺杂碳、磷、砷、其他n型掺质、或上述的组合(比如形成掺杂碳的硅外延源极/漏极结构、掺杂磷的硅外延源极/漏极结构、或掺杂碳与磷的硅外延源极/漏极结构)。在一些实施例中，外延源极/漏极层130a及132a包括相同或不同的材料及/或相同或不同的掺质浓度。在一些实施例中，外延源极/漏极层130a及/或132a包括材料及/或掺质，以达个别通道区114中所需的拉伸应力及/或压缩应力。在一些实施例中，在沉积工艺时可添加杂质至外延工艺的源材料，以掺杂(如原位掺杂)外延源极/漏极层130a及/或132a。在一些实施例中，可在沉积工艺后进行离子注入工
艺，以掺杂外延源极/漏极层130a及/或132a。在一些实施例中，进行退火工艺(如快速热退火及/或激光退火)，以活化外延源极/漏极层130a及/或132a及/或其他源极/漏极区(比如种掺杂源极/漏极区及/或轻掺杂源极/漏极区)中的掺质。在形成外延源极/漏极层130a及/或132a之后，可移除p型晶体管区上的掩模单元133。
89.在图11的所述实施例中，省略图8相关的上述沉积间隔物材料的步骤。在一些实施例中，沉积与移除硬掩模层128不会造成间隙126填满。综上所述，此工艺阶段的间隙126维持空洞(或孔洞)。与外延成长于半导体材料上(比如半导体层110露出的上表面与下表面上)的外延材料相较，外延成长于介电材料(与气体)上的外延材料最小化，因此外延材料主要自半导体层110成长且合并，而不与内侧间隔物120的部分120b交界。换言之，形成外延源极/漏极结构之后可保留间隙126(在一些实施例中，间隙126至少部分未填满)。如此一来，气体间隔物定义于内侧间隔物120与外延源极/漏极结构之间。换言之，内侧间隔物127a为气体间隔物(而非具有其他介电材料的间隔物，如图8所示)。气体与其他介电间隔物材料相较，可减少介电常数。综上所述，内侧间隔物127a为气体间隔物，可减少栅极结构与源极/漏极区之间的寄生电容，进而改善整体的装置效能。在一些实施例中，间隙126维持完全未填满。与此同时，外延源极/漏极层130a可与内侧间隔物120的部分120a及120c的侧壁直接交界。综上所述，内侧间隔物127a沿着y方向的厚度198，可与内侧间隔物120的部分120a及120c的长度尺寸一致。在一些实施例中，形成外延源极/漏极结构之后可部分填入间隙126，比如外延源极/漏极层130a的一部分凸入间隙126。综上所述，内侧间隔物127a(或气体间隔物)沿着y方向的厚度小于厚度198。在一些实施例中，内侧间隔物127a沿着z方向的厚度可改变。在一些实施例中，内侧间隔物127a(或气体间隔物)的高度可符合间隙126的高度190(见图5)。与此同时，内侧间隔物120的厚度可符合半导体层110之间的分隔188’(见图4)。综上所述，内侧间隔物127a沿着z方向的尺寸小于内侧间隔物120的尺寸。
90.在图11的所述实施例中，外延源极/漏极层130a的侧壁有部分暴露至内侧间隔物127a(或气体间隔物)的气体。在一些其他实施例中，自介电材料形成内侧间隔物127a(如图8所示)，而外延源极/漏极层130a形成于内侧间隔物127a的介电材料上(并与其交界)。
91.如图12所示，可由任何合适方法如干蚀刻法、湿蚀刻法、其他合适的蚀刻工艺、或上述的组合，移除硬掩模层128。综上所述，可露出硬掩模层128之下的下方表面。在所述实施例中，延伸的源极/漏极沟槽116’中可露出半导体层110的顶部、底部与侧壁表面以及内侧间隔物120的顶部、底部与侧壁表面。当装置100包括图8所示的内侧间隔物127a及127b时，延伸的源极/漏极沟槽116’中露出半导体层110的顶部、底部与侧壁表面、内侧间隔物120的侧壁表面以及内侧间隔物127b的侧壁表面。在一些实施例中，移除硬掩模层128可产生沉积新的硬掩模层(如下述的硬掩模层134)所用的空间，而不会过度占据珍贵的装置空间。
92.如图13所示，形成硬掩模层134于装置100上，使其覆盖n型晶体管区中的外延源极/漏极结构的上表面、栅极间隔物147与虚置栅极堆叠的上表面。硬掩模层134亦覆盖p型晶体管区，比如n型井102b中的露出的基板102的上表面、半导体层110的顶部、底部与侧壁表面以及内侧间隔物120的顶部、底部与侧壁表面。在所述实施例中，硬掩模层134更部分填入间隙126。在p型晶体管区包括内侧间隔物127的实施例中，硬掩模层134更覆盖内侧间隔物127的侧壁表面。硬掩模层134与上述的硬掩模层128类似。
93.如图14所示，掩模单元136形成于装置100的n型晶体管区上，使掩模单元136覆盖n型晶体管区(对应p型井102a)中的硬掩模层134，并露出p型晶体管区(对应n型井102b)中的结构。掩模单元136与图10所示的上述掩模单元133类似。掩模单元可用于p型晶体管区中的选择性工艺。在所述实施例中，延伸的源极/漏极沟槽116’中露出半导体层110的顶部、底部与侧壁表面以及内侧间隔物120的顶部、底部与侧壁表面。在所述实施例中，此阶段不形成内侧间隔物127b。综上所述，间隙126维持未填满。如下所述，后续的外延工艺可封闭间隙126以形成气体间隔物，其可作为内侧间隔物127b。然而在一些实施例中，已形成内侧间隔物127b(如图8所示)，后续外延工艺可进行于介电材料为主的内侧间隔物127b的侧壁表面上。在其他实施例中，此阶段可形成介电材料为主的内侧间隔物127b。由于掩模单元136覆盖n型晶体管区，内侧间隔物127a不形成于n型晶体管区中。综上所述，装置100可具有不同的间隔物结构于n型晶体管区中(比如含有内侧间隔物120与内侧间隔物127a)与p型晶体管区中(比如含有内侧间隔物120与内侧间隔物127b)。在这些实施例中，内侧间隔物127a及127b所用的材料可不同。举例来说，内侧间隔物127a及127b可包含不同的介电材料。在其他实施例中，内侧间隔物127a可包含介电材料，而内侧间隔物127b可包含气体，反之亦然。
94.如图15所示，外延源极/漏极结构形成于露出的p型晶体管区中的延伸的源极/漏极沟槽116’中。在一些实施例中，外延源极/漏极结构可包含多层，比如外延源极/漏极层130b及132b。外延源极/漏极层130b及132b的形成方法可为任何合适方法，比如图11所示的上述外延工艺。外延源极/漏极层130b及132b可分别与n型晶体管区的外延源极/漏极层130a及132a共用特定的类似特征。举例来说，可自外延源极/漏极层130b外延成长外延源极/漏极层132b，且外延源极/漏极层132b可与外延源极/漏极层130b交界。外延源极/漏极层130b及132b可与外延源极/漏极层130a及132a不同，比如包含不同材料且可掺杂不同型态的掺质。在一些实施例中，外延源极/漏极层130b及/或132b包括硅锗或锗。外延源极/漏极层130b及/或132b可掺杂p型掺质，比如硼、氟化硼、其他p型掺质、或上述的组合(比如形成掺杂硼的硅锗外延源极/漏极结构)。在一些实施例中，外延源极/漏极层130b及132b包括相同或不同的材料及/或相同或不同的掺质浓度。在一些实施例中，外延源极/漏极层130b及/或132b包括不同的材料及/或不同的掺质浓度，以达后续蚀刻工艺中的蚀刻选择性。在一些实施例中，外延源极/漏极层130b及/或132b包括的材料及/或掺质，可达个别通道区114中所需的拉伸应力及/或压缩应力。在形成外延源极/漏极层130b及/或132b之后，可移除n型晶体管区上的掩模单元136。
95.如上所述，自p型晶体管区的源极/漏极区115中，延伸的源极/漏极沟槽116’所露出的半导体层110与基板102的部分外延成长外延源极/漏极层130b。在一些实施例中，外延源极/漏极层130b形成于内侧间隔物127b的侧壁表面上。p型晶体管区中的内侧间隔物127b通常类似于n型晶体管区中的内侧间隔物127a。在一些实施例中，内侧间隔物127b可为气体间隔物。举例来说，可自半导体层110露出的上表面与下表面成长外延源极/漏极层130b，其可彼此合并而不接触内侧间隔物120的部分120b。综上所述，间隙126至少部分未填满，且气体间隔物形成其中。在一些实施例中，内侧间隔物127b亦可为介电材料为主的间隔物。举例来说，图8相关的工艺阶段(或在图14相关的工艺阶段之后)可沉积介电材料至间隙126中。
96.此外，外延源极/漏极层130b的尺寸及/或轮廓，可符合外延源极/漏极层130a的尺寸及/或轮廓。在所述实施例中，所有间隙维持空洞。换言之，内侧间隔物127b为占据所有间
隙126的气体间隔物。综上所述，内侧间隔物127沿着y方向的厚度198，与内侧间隔物120的部分120a及120c的长度尺寸一致。在一些实施例中，间隙126维持部分未填满。举例来说，外延工艺时的外延源极/漏极层130b的一部分凸入间隙126。综上所述，内侧间隔物127b(或气体间隔物)占据间隙126的一部分。如此一来，内侧间隔物127b沿着y方向的厚度可小于厚度198。在这些实施例中，外延源极/漏极层130b的侧壁部分露出至内侧间隔物127b的气体(或气体间隔物)。在一些其他实施例中，自介电材料形成内侧间隔物127b(如图8所示)，而外延源极/漏极层130b形成于内侧间隔物127b的介电材料上并与其交界。
97.如图16所示，以任何合适方法如干蚀刻法、湿蚀刻法、其他合适的蚀刻工艺、或上述的组合，移除n型晶体管区上的硬掩模层134。综上所述，n型区中露出外延源极/漏极层130a及132a，而p型晶体管区中露出外延源极/漏极层130b及132b。虽然上述内容中，形成n型晶体管区中的结构的步骤早于形成p型晶体管区中的结构的步骤，但本发明实施例中形成p型晶体管区中的结构的步骤亦可早于形成n型晶体管中的结构的步骤。
98.如图17所示，形成层间介电层150于隔离结构、外延源极/漏极层130a、132a、130b及132b与栅极间隔物147上，且形成方法可为沉积工艺如化学气相沉积、物理气相沉积、原子层沉积、高密度等离子体化学气相沉积、有机金属化学气相沉积、远端等离子体化学气相沉积、等离子体辅助化学气相沉积、低压化学气相沉积、原子层化学气相沉积、常压化学气相沉积、电镀、其他合适方法、或上述的组合。层间介电层150未于相邻的栅极结构之间，比如相邻的栅极间隔物147之间。在一些实施例中，层间介电层150的形成方法为可流动的化学气相沉积工艺，其包含沉积可流动的材料(如液体化合物)于装置100上，并以合适技术如热退火及/或紫外线处理使可流动的材料转变成固体材料。层间介电层150包括介电材料，比如氧化硅、氮化硅、氮氧化硅、四乙氧基硅烷形成的氧化物、磷硅酸盐玻璃、硼磷硅酸盐玻璃、低介电常数的介电材料、其他合适的介电材料、或上述的组合。例示性的低介电常数的介电材料包括氟硅酸盐玻璃、掺杂碳的氧化硅、black(购自applied materials，sataclara，加州)、干凝胶、气胶、非晶氟化碳、聚对二甲苯、苯并环丁烯、silk(购自dow chemical，midland，密西根州)、聚酰亚胺、其他低介电常数的介电材料、或上述的组合。在所述实施例中，层间介电层150为含有低介电常数材料的介电层(一般视作低介电常数的介电层)。层间介电层150可包含多种介电材料的多层结构。在一些实施例中，接点蚀刻停止层位于层间介电层150与隔离结构、外延源极/漏极层130a、132a、130b及132b以及栅极间隔物147之间。接点蚀刻停止层包括的材料不同于层间介电层150，比如不同于层间介电层150的介电材料的介电材料。举例来说，层间介电层150包括低介电常数的介电材料，而接点蚀刻停止层包括硅与氮(如氮化硅或氮氧化硅)。在沉积层间介电层150及/或接点蚀刻停止层之后，可进行化学机械研磨工艺及/或其他平坦化工艺，直到达到(露出)栅极结构140a及140b的虚置栅极堆叠的顶部(或上表面)。在一些实施例中，平坦化工艺移除虚置栅极堆叠的硬掩模层(比如所述实施例的硬掩模层162与硬掩模层164)，以露出下方的虚置栅极堆叠的虚置栅极层160(如多晶硅栅极层)。
99.层间介电层150可为位于基板102上的多层内连线结构的一部分。多层内连线结构电性耦接多种装置(比如装置100的p型晶体管及/或n型晶体管、晶体管、电阻、电容器及/或电感)及/或构件(比如p型晶体管及/或n型晶体管的栅极结构及/或外延源极/漏极结构)，以依装置100其设计需求的规格操作多种装置及/或构件。多层内连线结构包括介电层与导
电层(如金属层)的组合，其设置为形成多种内连线结构。导电层设置为形成垂直内连线结构(如装置层的接点及/或通孔)及/或水平内连线结构(如导电线路)。垂直内连线结构通常连接多层内连线结构的不同层(或不同平面)中的水平内连线结构。在操作时，内连线结构设置为输送信号于装置100的构件及/或装置之间，及/或传输信号(比如时序信号、电压信号及/或地线信号)至装置100的装置及/或构件。
100.如图18所示，自栅极结构140a及140b移除虚置栅极堆叠，以露出n型晶体管区与p型晶体管区中的半导体层堆叠104。在所述实施例中，蚀刻工艺完全移除虚置栅极层160以露出鳍状物106a及106b的通道区114中的半导体层110与半导体层112。蚀刻工艺可为干蚀刻工艺、湿蚀刻工艺、其他合适的蚀刻工艺、或上述的组合。在一些实施例中，蚀刻工艺为多步骤的蚀刻工艺。举例来说，蚀刻工艺可改变蚀刻剂以分开移除虚置栅极堆叠的多种层状物，比如虚置栅极层、虚置栅极介电层及/或硬掩模层。在一些实施例中，蚀刻工艺设置以选择性蚀刻虚置栅极堆叠，而最小化地蚀刻或不蚀刻装置100的其他结构如层间介电层150、栅极间隔物147、隔离结构、半导体层110与半导体层112。在一些实施例中，进行光刻工艺(如此处所述)以形成图案化的掩模层覆盖层间介电层150及/或栅极间隔物147，且蚀刻工艺可采用图案化的掩模层作为蚀刻掩模。
101.移除虚置栅极堆叠可露出半导体层110与半导体层112。举例来说，移除虚置栅极堆叠可露出半导体层110及112沿着平行于y-z平面的侧壁表面。之后自通道区114选择性移除半导体层112露出的保留部分，以形成悬空的半导体层110于通道区114中。在所述实施例中，蚀刻工艺可选择性蚀刻半导体层112，而最小地蚀刻或不蚀刻半导体层110。在一些实施例中，蚀刻工艺最小地蚀刻或不蚀刻栅极间隔物147及/或内侧间隔物120。可调整多种蚀刻参数以达半导体层112的选择性蚀刻，比如蚀刻剂组成、蚀刻温度、蚀刻溶液浓度、蚀刻时间、蚀刻压力、源功率、射频偏电压、射频偏功率、蚀刻剂流速、其他合适的蚀刻参数、或上述的组合。举例来说，选择蚀刻工艺所用的蚀刻剂，以较高速率蚀刻半导体层112的材料(如所述实施例的硅锗)，并以较低速率蚀刻半导体层110的材料(如所述实施例的硅)。蚀刻剂对半导体层112的材料具有高蚀刻选择性。蚀刻工艺可为干蚀刻工艺、湿蚀刻工艺、其他合适的蚀刻工艺、或上述的组合。在一些实施例中，干蚀刻工艺(如反应性离子蚀刻)采用含氟气体(如六氟化硫)以选择性蚀刻半导体层112。在一些实施例中，可调整含氟气体与含氧气体(如氧气)的比例、蚀刻温度及/或射频功率，以选择性蚀刻硅锗或硅。在一些实施例中，湿蚀刻工艺采用蚀刻溶液以选择性蚀刻半导体层112，而蚀刻溶液可包含氢氧化铵与水。在一些实施例中，化学气相蚀刻工艺采用氯化氢以选择性蚀刻半导体层112。
102.移除虚置栅极堆叠与半导体层112的部分，可形成栅极沟槽170。因此栅极沟槽170露出至少一悬空的半导体层110。在所述实施例中，每一n型晶体管区与p型晶体管区包括四个悬空的半导体层110的垂直堆叠，其于操作晶体管时可提供电流流动于个别的外延源极/漏极结构(如外延源极/漏极层130a及132a或外延源极/漏极层130b及132b)之间的四个通道。悬空的半导体层110因此可改称作通道层。通道层如半导体层110彼此隔有栅极沟槽170，且与基板102隔有栅极沟槽170。
103.在一些实施例中，每一通道层如半导体层110具有纳米尺寸且可视作纳米片，其通常可视作悬空的通道层，使金属栅极可物理接触通道层的至少两侧。在纳米片为主的晶体管中，金属栅极可物理接触通道层的至少四侧(比如围绕通道层)。在这些实施例中，悬空通
道层的垂直堆叠可视作纳米结购，且图18所示的工艺可视作通道纳米片释放工艺。通道纳米片延伸于x-y平面中。在一些实施例中，通道纳米片的y方向尺寸可远大于通道纳米片的x方向尺寸。此外，x方向的寸亦远大于z方向尺寸。综上所述，纳米片的轮廓符合沿着y方向延伸的线状物。综上所述，此通道纳米片亦可视作通道纳米线，且通道纳米片释放工艺亦可视作通道纳米线释放工艺。在一些实施例中，移除半导体层112之后可进行蚀刻工艺以调整通道层如半导体层110的轮廓，使其具有所需的尺寸及/或所需的形状(比如圆柱形如纳米线、矩形如纳米棒、片形如纳米片、或类似形状)。本发明其他实施例的通道层如半导体层110具有次纳米尺寸，端视装置100的设计需求而定。
104.如图19所示，栅极介电层形成于装置100上，其中栅极介电层部分填入栅极沟槽170并包覆(围绕)n型晶体管区与p型晶体管区中的通道层如半导体层110。在所述实施例中，栅极介电层包括界面层146与高介电常数的介电层142上，其中界面层146位于高介电常数的介电层与通道层如半导体层110之间。在所述实施例中，界面层146与高介电常数的介电层142部分填入通道层如半导体层110之间以及通道层如半导体层110与基板102之间的栅极沟槽170的部分。在一些实施例中，界面层146及/或高介电常数的介电层亦位于基板102、隔离结构及/或栅极间隔物147上。界面层146包括介电材料如氧化硅、氧化铪硅、氮氧化硅、其他含硅的介电材料、其他合适的介电材料、或上述的组合。高介电常数的介电层142包括高介电常数的介电材料，比如氧化铪、氧化铪硅、硅酸铪、钽氧化铪硅、氧化铪镧、氧化铪钽、氧化铪钛、氧化铪锆、氧化铪铝、氧化锆、二氧化锆、硅酸锆、氧化铝、氧化铝硅、三氧化二铝、氧化钛、二氧化钛、氧化镧、氧化镧硅、三氧化二钽、五氧化二钽、氧化钇、钛酸锶、氧化钡锆、钛酸钡、钛酸钡锶、氮化硅、氧化铪-氧化铝合金、其他合适的高介电常数的介电材料、或上述的组合。高介电常数的介电材料通常可视作具有高介电常数(比如大于氧化硅的介电常数如约3.9)的介电材料。界面层146的形成方法可为此处所述的任何工艺，比如热氧化、化学氧化、原子层沉积、化学气相沉积、其他合适工艺、或上述的组合。在一些实施例中，界面层146的厚度为约0.5nm至约3nm。高介电常数的介电层142的形成方法可为此处所述的任何工艺，比如原子层沉积、化学气相沉积、物理气相沉积、氧化为主的沉积工艺、其他合适工艺、或上述的组合。在一些实施例中，高介电常数的介电层142的厚度为约1nm至约2nm。
105.此外，栅极层144形成于栅极介电层上(比如形成于高介电常数的介电层142上)。在一些实施例中，栅极层144可包含多个层状物。举例来说，栅极层144可包含功函数层与填充金属层。在一些实施例中，栅极层144包括超过一个功函数层(比如p型功函数层与n型功函数层)形成于装置100上，特别是形成于高介电常数的介电层142上。p型功函数层包括任何合适的p型功函数材料，比如氮化钛、氮化钽、氮化钽硅、钌、钼、铝、氮化钨、碳氮化钨、锆硅化物、钼硅化物、钽硅化物、镍硅化物、其他p型功函数材料、或上述的组合。n型功函数层包含任何合适的n型功函数材料，比如钛、铝、银、锰、锆、钛铝、碳化钛铝、碳化钛铝硅、碳化钽、碳氮化钽、氮化钽硅、钽铝、碳化钽铝、碳化钽铝硅、氮化钛铝、其他n型功函数材料、或上述的组合。在一些实施例中，n型、p型、或上述的组合可调整栅极层144的功函数，使n型栅极部分中的栅极层具有n型功函数，而p型栅极部分中的栅极层具有p型功函数。p型及/或n型功函数层的形成方法，可采用合适的沉积工艺如原子层沉积、化学气相沉积、物理气相沉积、高密度等离子体化学气相沉积、有机金属化学气相沉积、远端等离子体化学气相沉积、等离子体辅助化学气相沉积、低压化学气相沉积、原子层化学气相沉积、常压化学气相沉
积、旋转涂布、电镀、其他沉积工艺、或上述的组合。
106.栅极层144还包含金属填充层(或基体层)形成于装置100上，特别是n型及/或p型功函数层上。举例来说，化学气相沉积工艺或物理气相沉积工艺沉积金属填充层于n型及/或p型功函数层上，使金属填充层填入栅极沟槽170的任何其余部分。金属填充层包括合适的导电材料，比如铝、钨及/或铜。金属填充层可额外包含或一起包含其他金属、金属氧化物、金属氮化物、其他合适材料、或上述的组合。在一些实施例中，在形成金属填充层之前可视情况形成阻挡层于n型及/或p型功函数层上，使金属填充层位于阻挡层上。阻挡层包括的材料可阻挡及/或减少栅极层(比如金属填充层与n型及/或p型功函数层)之间的扩散。在其他实施例中，可采用另一合适的沉积工艺如原子层沉积、化学气相沉积、物理气相沉积、高密度等离子体化学气相沉积、有机金属化学气相沉积、远端等离子体化学气相沉积、等离子体辅助化学气相沉积、低压化学气相沉积、原子层化学气相沉积、常压化学气相沉积、旋转涂布、电镀、其他沉积工艺、或上述的组合，以形成金属填充层及/或阻挡层。在一些实施例中，可进行平坦化工艺以自装置100移除多余的栅极材料。举例来说，进行化学机械研磨工艺直到抵达(露出)层间介电层150的上表面，使化学机械研磨工艺后的栅极结构140a及140b的上表面与层间介电层150的上表面实质上共平面。在所述实施例中，因此栅极结构140a及140b设置为具有两个不同的金属栅极：n型晶体管区中的n型金属栅极，以及p型晶体管区中的p型金属栅极。n型与p型金属栅极包括栅极介电层(如界面层146与高介电常数的介电层142)与不同设置的栅极(比如n型功函数层、p型功函数层及/或金属填充层)。综上所述，装置100包括n型晶体管，其金属栅极包覆个别的通道层如半导体层110，使金属栅极位于个别的外延源极/漏极结构(比如外延源极/漏极层130a及/或132a)之间。装置100亦包括p型晶体管，其金属栅极包覆个别的通道层如半导体层110，使金属栅极位于个别的外延源极/漏极结构(比如外延源极/漏极层130b及/或132b)之间。
107.如图20所示，形成多种接点以利操作n型晶体管与p型晶体管。举例来说，可形成一或多个层间介电层(与层间介电层150类似)及/或接点蚀刻停止层于基板102上，特别是形成于层间介电层150与栅极结构140a及140b上。接着可形成接点180于层间介电层150及/或层间介电层150上的层间介电层之上。接点180分别电性及/或物理耦接至栅极结构140，且分别电性及/或物理耦接至n型晶体管与p型晶体管的源极/漏极区(特别是外延源极/漏极层130a及132a及/或130b及132b)。接点包括导电材料如金属。金属包括铝、铝合金(如铝硅铜合金)、铜、铜合金、钛、氮化钛、钽、氮化钽、钨、多晶硅、金属硅化物、其他合适金属、或上述的组合。在所述实施例中，接点180形成于层间介电层150中，使接点180与硅化物层172直接交界。硅化物层172形成于接点180与外延源极/漏极层130a、132a及/或130b、132b之间，以改善电性连接。硅化物层172的形成方法可采用任何合适方法。举例来说，形成金属层于外延源极/漏极层130a、132a及/或130b、132b上。之后在金属层上进行退火工艺，使金属层转换成硅化物层172。在一些实施例中，可调整环境气体的组成、净化气体的组成、环境气体的流速、净化气体的流速、腔室中的气体压力以及升温速率、维持温度的时间与温度范围，以利形成硅化钨层于外延源极/漏极层130a、132a及/或130b、130b上的化学反应。综上所述，加热处理可诱发化学反应于外延源极/漏极层130a、132a及/或130b、132b以及金属层之间。在一些实施例中，硅化物层172包括镍硅化物、钴硅化物、钨硅化物、钽硅化物、钛硅化物、铂硅化物、铒硅化物、钯硅化物、其他合适的硅化物材料、或上述的组合。在一些实施例
中，位于层间介电层150与接点(比如延伸穿过层间介电层150及/或其他层间介电层的接点)上的层间介电层，为上述多层内连线结构的一部分。可持续制作以完成装置100。
108.图21a及图21b显示本发明多种实施例中，制作纳米片为主的装置(如纳米片为主的装置100)的方法200的流程图。在一些实施例中，方法200制作的装置包括p型纳米片为主的晶体管与n型纳米片为主的晶体管。步骤202接收半导体基板。步骤204形成第一区(如n型晶体管区)中的第一半导体层堆叠与第二区(如p型晶体管区)中的第二半导体层堆叠于基板上。第一半导体层堆叠与第二半导体层堆叠，各自包含以交错设置垂直堆叠的第一半导体层与第二半导体层。步骤206形成第一栅极结构于第一半导体层堆叠上，并形成第二栅极结构于第二半导体层堆叠上。第一栅极结构与第二栅极结构可包含虚置栅极堆叠与栅极间隔物。在一些实施例中，第一栅极结构与第二栅极结构一起形成单一的栅极结构，其延伸于第一半导体层堆叠与第二半导体层堆叠上，如图1所示。步骤208移除第一栅极结构未覆盖的第一半导体层堆叠的部分以及第二栅极结构未覆盖的第二半导体层堆叠的部分，以分别形成第一源极/漏极沟槽以及第二源极/漏极沟槽，如图2所示。方法200的步骤210包括移除第一源极/漏极沟槽与第二源极/漏极沟槽中露出的第一半导体层的部分，以形成间隙于第一栅极结构的栅极间隔物与第二栅极结构的栅极间隔物之下。此步骤亦可视作横向蚀刻或横向凹陷。间隙定义于第二半导体层之间，如图3所示。步骤212形成第一u形内侧间隔物于第一间隙中，并形成第二u形内侧间隔物于第二间隙中，如图4及图5与下述内容所示。步骤214形成第一外延源极/漏极结构于第一源极/漏极沟槽中，如图9至图11所示。步骤216形成第二外延源极/漏极结构于第二源极/漏极沟槽中。第二气隙定义于第二外延源极/漏极结构与第二u形内侧间隔物之间，如图12至图16所示。步骤218形成层间介电层于第一栅极结构、第二栅极结构、第一外延源极/漏极结构与第二外延源极/漏极结构上，如图17所示。步骤220将第一栅极结构的虚置栅极堆叠置换成第一金属栅极，并将第二栅极结构的虚置栅极堆叠置换成第二金属栅极。第一金属栅极与第二金属栅极可各自包含栅极介电层与栅极，如图18及图19所示。步骤222形成接点。举例来说，可形成源极/漏极接点于第一外延源极/漏极结构与第二外延源极/漏极结构上，及/或可形成栅极接点于金属栅极上。可在此处所述的步骤之前、之中、或之后添加额外步骤。此外，在未偏离本发明实施例的精神下可省略或置换步骤。
109.在一些实施例中，可依据图22a所示的流程图形成步骤212的u形内侧间隔物。步骤212a-1形成间隔物层于装置100的露出表面上。间隔物层设置为具有第一部分位于第一半导体层的侧壁表面上、第二部分位于第二半导体层的侧壁表面上、第三部分位于第二半导体层的下表面上以及第四部分位于第二半导体层的上表面上。综上所述，第三部分面对第四部分。间隔物层设置为具有第一部分连接第三部分与第四部分，以一起形成符合u形的轮廓。步骤212a-2在形成聚合物结构于第一部分的最外侧表面之上以及第三部分与第四部分之间时，进行蚀刻工艺以蚀刻间隔物层的第二部分。聚合物结构的尺寸随着第二部分的尺寸减少而增加。移除所有的第二部分。步骤212a-3持续蚀刻工艺，使第三部分与第四部分凹陷。蚀刻工艺自蚀刻化学剂与间隔物层的材料之间的作用，形成额外的聚合物材料。综上所述，可增加聚合物结构的尺寸。步骤212a-4在蚀刻工艺达到第一部分的最外侧表面沿其延伸的垂直平面之前，停止蚀刻工艺。综上所述，可维持u形轮廓。此外，步骤212a-5可由任何合适方法移除聚合物结构以露出第一部分。在此阶段中，蚀刻的第三部分、第一部分与蚀刻
的第四部分一起形成第一内侧间隔物。
110.在一些实施例中，可改为依据图22b所示的流程图形成步骤212的u形内侧间隔物。步骤212b-1形成间隔物层于装置100的露出表面上。间隔物层设置为具有第一部分位于第一半导体层的侧壁表面上、第二部分位于第二半导体层的侧壁表面上、第三部分位于第二半导体层的下表面上以及第四部分位于第二半导体层的上表面上。综上所述，第三部分面对第四部分。间隔物层设置为具有第一部分以连接第三部分与第四部分，其一起形成符合u形的轮廓。此外，第三部分设置为与第四部分隔有间隔物间隙，其具有间隙宽度。步骤212b-2采用蚀刻化学剂进行蚀刻工艺，以移除第二部分并使第三部分与第四部分凹陷。蚀刻化学剂的选择依据分子尺寸，使蚀刻化学剂的凡德瓦直径大于间隙宽度。由于蚀刻化学剂的分子尺寸超出间隙宽度，蚀刻化学剂无法扩散至间隔物间隙。步骤212b-3在蚀刻化学剂抵达第一部分之前停止蚀刻步骤，以达u形的第一内侧间隔物。
111.在一些实施例中，形成第一外延源极/漏极结构及/或第二外延源极/漏极结构，可密封u形内侧间隔物的两个分叉之间的未填满气隙，以形成(或定义)气体为主的内侧间隔物(或气体间隔物)。其他实施例在形成第一外延源极/漏极结构及/或第二外延源极/漏极结构之前，可沉积介电材料于u形的内侧间隔物的两个分叉之间，以形成介电材料为主的内侧间隔物。之后可形成第一外延源极/漏极结构及/或第二外延源极/漏极结构于介电材料为主的内侧间隔物的侧壁表面上。
112.由上述内容可知，本发明实施例所实施的多种设置中，p型晶体管区与n型晶体管区中的内侧间隔物结构可相同或不同。在图1至图5与图9至图19所示的实施例中，晶体管均包含u形的内侧间隔物以及气体间隔物于u形的两个分叉之间。在另一实施例中，晶体管均可包含u形的内侧间隔物以及介电材料为主的内侧间隔物于u形的两个分叉之间(如图8所示)。两个介电材料为主的间隔物可包含相同材料。在又一实施例中，一个晶体管区可包含u形的内侧间隔物以及气体间隔物于u形的两个分叉之间，而其他晶体管区可包含u形的内侧间隔物以及介电材料为主的内侧间隔物于u形的两个分叉之间。举例来说，介电材料为主的内侧间隔物的形成方法可接续图10的相关阶段并在图11的相关阶段之前，而气体间隔物的形成方法可如图15所示，或反之亦然。在另一实施例中，晶体管区均可包含u形内侧间隔物，以及介电材料为主的内侧间隔物于u形的两个分叉之间。然而两个介电材料为主的内侧间隔物包括不同材料。举例来说，第一介电材料的第一内侧间隔物的形成方法可接续图10的相关阶段，并在图11的相关阶段之前。第二介电材料的第二内侧间隔物的形成方法可接续图14的相关阶段，并在图15的相关阶段之前。第一材料与第二材料可彼此不同。
113.本发明实施例提供许多不同实施例。一实施例包括半导体装置。半导体装置包括基板；第一源极/漏极结构与第二源极/漏极结构，位于基板上；第一半导体层与第二半导体层，位于第一源极/漏极结构与第二源极/漏极结构之间；以及栅极，位于第一源极/漏极结构与第二源极/漏极结构之间。栅极的一部分更位于第一半导体层与第二半导体层之间。此外，半导体装置包括第一内侧间隔物与第二内侧间隔物。第一内侧间隔物位于第一半导体层与第二半导体层之间，且更位于栅极的部分与第一源极/漏极结构的一部分之间。第一内侧间隔物具有u形轮廓。此外，第一源极/漏极结构的部分位于第一半导体层与第二半导体层之间。此外，第二内侧间隔物位于第一内侧间隔物与第一源极/漏极结构的部分之间。
114.在一些实施例中，第一内侧间隔物包括第一部分位于栅极的部分的侧壁表面上、
第二部分位于第一半导体层的下表面上以及第三部分位于第二半导体层的上表面上。第一部分的第一表面与栅极的部分的侧壁表面相对。第二部分的第二表面与第一半导体层的下表面相对。第三部分的第三表面与第二半导体层的上表面相对。此外，第一源极/漏极结构的部分的第四表面与第一部分的第一表面分开。此外，第一部分的第一表面、第二部分的第二表面、第三部分的第三表面与第一源极/漏极结构的部分的第四表面定义第二内侧间隔物。在一些实施例中，在一些实施例中，第二内侧间隔物为气隙。在一些实施例中，第二内侧间隔物包括氧化物材料。在一些实施例中，第二内侧间隔物包括氮化物材料。在一些实施例中，第二内侧间隔物具有矩形轮廓。在一些实施例中，第一内侧间隔物具有沿着栅极长度方向的第一厚度。此外，第二内侧间隔物具有沿着栅极长度方向的第二厚度，且第二厚度小于第一厚度。在一些实施例中，第一源极/漏极结构的部分包括侧壁。侧壁的第一部位与第一内侧间隔物交界，且侧壁的第二部位与第二内侧间隔物交界。在一些实施例中，第二内侧间隔物沿着第一方向的第一尺寸小于3nm，而沿着第二方向的第二尺寸为约2nm至6nm，其中第一方向垂直于第二半导体层的上表面，且第二方向垂直于第一方向。
115.本发明一实施例包括半导体装置的形成方法。方法包括接收半导体结构。半导体结构具有第一半导体层于基板上、第二半导体层于第一半导体层上以及第三半导体层于第二半导体层上。此外，第一半导体层与第三半导体层包括第一半导体材料，第二半导体层包括第二半导体材料，且第二半导体材料与第一半导体材料不同。方法亦包括形成u形间隔物层于第一半导体层与第三半导体层之间。u形间隔物层具有第一部分覆盖第一半导体层的上表面、第二部分覆盖第二半导体层的侧壁表面以及第三部分覆盖第三半导体层的下表面。此外，u形间隔物层的第一部分、第二部分与第三部分定义间隙。方法还包括蚀刻u形间隔物层的第一部分与第三部分以露出第一半导体层的上表面的一部分以及第三半导体层的下表面的一部分。方法包括形成外延源极/漏极结构于第一半导体层的上表面的露出部分以及第三半导体层的下表面的露出部分之间。外延源极/漏极结构与u形间隔物层的第二部分隔有间隙。
116.在一些实施例中，u形间隔物层为第一u形间隔物层。蚀刻第一部分与第三部分的步骤形成第二u形间隔物层。蚀刻的第一部分、蚀刻的第三部分与第二部分定义第二u形间隔物层。在一些实施例中，形成u形间隔物层的步骤包括进行顺应性沉积工艺。在一些实施例中，蚀刻u形间隔物层的第一部分与第三部分的步骤，形成聚合物结构于间隙中。在一些实施例中，形成聚合物结构的步骤包括调整形成聚合物结构所用的蚀刻化学剂的组成与流速。在一些实施例中，蚀刻化学剂包括氟，u形间隔物层包括硅，而聚合物结构包括硅与氟。在一些实施例中，间隙的宽度定义于u形间隔物层的第一部分与第三部分之间，而蚀刻u形间隔物层的第一部分与第三部分的步骤采用的蚀刻化学剂其凡德瓦半径大于间隙的宽度。在一些实施例中，间隙的宽度小于约3nm。在一些实施例中，方法还包括在形成外延源极/漏极结构之前，将介电材料填入间隙。
117.本发明一实施例包括半导体装置的形成方法。方法包括接收半导体结构。半导体结构具有第一悬空的半导体层与第二悬空的半导体层沿着第一方向堆叠于基板上，且第一方向垂直于基板的上表面。方法亦包括形成顺应性的间隔物层。顺应性的间隔物层具有第一部分与第二部分。第一部分沿着第一方向的厚度一致，且第二部分沿着第二方向的厚度一致，且第二方向垂直于第一方向。第一部分还具有沿着第二方向的第一横向尺寸。方法还
包括沿着第二方向使第一部分横向凹陷，以形成凹陷的第一部分，其第二横向尺寸小于第一横向尺寸且大于一致的厚度。方法包括形成外延源极/漏极结构于第一悬空半导体层与第二悬空半导体层之间。外延源极/漏极结构与第一部分交界且与第二部分分开。
118.在一些实施例中，使第一部分横向凹陷的步骤形成副产品于第二部分的侧壁上。
119.上述实施例的特征有利于本技术领域中技术人员理解本发明。本技术领域中技术人员应理解可采用本发明作基础，设计并变化其他工艺与结构以完成上述实施例的相同目的及/或相同优点。本技术领域中技术人员亦应理解，这些等效置换并未脱离本发明精神与范畴，并可在未脱离本发明的精神与范畴的前提下进行改变、替换、或更动。