半导体器件的制作方法以及半导体器件与流程

1.本技术涉及存储技术领域，具体而言，涉及一种半导体器件的制作方法以及半导体器件。


背景技术：

2.动态随机存储器(dynamic random access memory，简称：dram)是计算机中常用的半导体存储器件，由许多重复的存储单元组成。每个存储单元通常包括电容器和晶体管。在20nm以下的dram制程中，dram大多采用堆栈式的电容构造，其电容器(capacitor)是垂直的高深宽比的圆柱体形状的柱状电容器。
3.随着半导体技术的不断发展，对半导体集成电路中电容器的性能要求也越来越高，例如，希望在有限的体积内形成更多的电容，提高电容器的集成度。电容器的集成度提高，能够提高动态存储器的集成度。
4.现有技术中，为了提高电容器的集成度，通常将电容器设计成竖直形状，通过提高电容器的高度，来提高单位面积内的电容值。由电容决定式：c＝εs/4πkd可知，提高dram电容器中电容值的方法有很多，降低介电材料宽度d是最常用的方法，但是随着介电材料的迅速减薄并接近极限，扩大比表面积成为广泛研究的对象。
5.因此，亟需一种扩大比表面积的方法。
6.在背景技术部分中公开的以上信息只是用来加强对本文所描述技术的背景技术的理解，因此，背景技术中可能包含某些信息，这些信息对于本领域技术人员来说并未形成在本国已知的现有技术。


技术实现要素：

7.本技术的主要目的在于提供一种半导体器件的制作方法以及半导体器件，以解决现有技术中dram电容器的电容值提升有限的问题。
8.为了实现上述目的，根据本技术的一个方面，提供了一种半导体器件的制作方法，包括：在基底上形成至少一层具有第一凹槽的材料层，并在所述第一凹槽内形成填充层；去除部分所述填充层和部分所述材料层，至暴露所述基底，以形成贯穿所述填充层和所述材料层的第二凹槽，其中，所述第二凹槽在所述基底上的投影位于所述第一凹槽在所述基底上的投影内；去除所述第一凹槽内剩余的所述填充层，所述第一凹槽和所述第二凹槽构成电容孔；在所述电容孔内形成电容器。
9.进一步地，在基底上形成至少一层具有第一凹槽的材料层，并在所述第一凹槽内形成填充层，包括：在所述基底上形成所述填充层以及交替设置的支撑层和牺牲层，所述牺牲层和所述支撑层分别具有所述第一凹槽，所述填充层一一对应地填充在所述第一凹槽中。
10.进一步地，在所述基底上形成所述填充层以及交替设置的支撑层和牺牲层，包括：第一形成步骤：形成具有所述第一凹槽的所述支撑层；第二形成步骤：在所述支撑层的所述
第一凹槽中形成所述填充层；第三形成步骤：在所述支撑层和所述填充层的裸露表面上形成具有所述第一凹槽的所述牺牲层；第四形成步骤：在所述牺牲层的所述第一凹槽中形成所述填充层；依次重复所述第一形成步骤、所述第二形成步骤、所述第三形成步骤以及所述第四形成步骤至少一次，其中，所述牺牲层和所述支撑层分别为所述材料层。
11.进一步地，所述支撑层包括氮化硅或氮碳化硅。
12.进一步地，所述牺牲层包括掺硼的氧化硅，且各所述牺牲层掺硼的浓度沿远离所述基底厚度的方向依次减小。
13.进一步地，去除部分所述填充层和部分所述材料层，包括：在所述材料层和所述填充层的远离所述基底的表面上形成图形化的掩膜层；通过所述图形化的掩膜层，采用干法刻蚀工艺向下刻蚀所述材料层以及所述填充层；去除所述图形化的掩膜层。
14.进一步地，去除所述第一凹槽内剩余的所述填充层，包括：氧化所述第一凹槽内剩余的所述填充层，形成氧化层；去除所述氧化层。
15.进一步地，在所述电容孔内形成电容器，包括：在所述电容孔的内壁以及所述材料层的远离所述基底的表面上形成下电极层；至少去除部分所述材料层，以暴露出所述下电极层的靠近所述材料层的表面；在所述下电极层的表面上依次形成介质层和上电极层。
16.进一步地，所述介质层的材料至少包括以下之一：zro2、hfo2、zrtio4、al2o3、ruo2、tio2、la2o3、ta2o5、sbo2、basrtio3。
17.进一步地，所述材料层具有呈阵列排布的多个所述第一凹槽。
18.进一步地，所述第二凹槽与所述第一凹槽在第一方向的长度的比值范围为1:1.1～1:2，所述第一方向为垂直于所述基底厚度的方向。
19.进一步地，所述第一凹槽的深度与所述材料层厚度的比值范围为1:1.2～1:3。
20.进一步地，所述填充层的材料至少包括以下之一：碳、聚乙烯。
21.进一步地，在所述基底包括电接触部，所述第二凹槽使得所述电接触部裸露。
22.根据本技术的另一方面，提供了一种半导体器件，包括基底、至少一层材料层以及电容器，其中，至少一层材料层位于所述基底的表面上，所述材料层具有第一凹槽；所述电容孔由所述第一凹槽和第二凹槽构成，所述第二凹槽贯穿各所述材料层至所述基底的表面，所述第二凹槽在所述基底上的投影位于所述第一凹槽在所述基底上的投影内；所述电容器，位于所述电容孔内。
23.应用本技术的技术方案，所述半导体器件的制作方法中，首先，在基底上形成至少一层具有第一凹槽的材料层，并在所述第一凹槽内形成填充层；之后，去除部分所述填充层和部分所述材料层，至暴露所述基底，以形成贯穿所述填充层和所述材料层的第二凹槽，其中，所述第二凹槽在所述基底上的投影位于所述第一凹槽在所述基底上的投影内；之后，去除所述第一凹槽内剩余的所述填充层，所述第一凹槽和所述第二凹槽构成电容孔；最后，在所述电容孔内形成电容器。该方法通过在各材料层中形成第一凹槽，且在第一凹槽内形成填充层，再刻蚀出贯穿填充层和材料层的第二凹槽，第二凹槽在基底上的投影位于第一凹槽在基底上的投影内，因此，剩余的填充层位于第二凹槽的侧壁上，容易去除，最后得到的电容孔的侧壁的表面积相比第二凹槽的侧壁表面积增大，从而可以在后续制成电容器的过程中增大介质层的表面积，提升电容能力，进而解决了现有技术中dram电容器的电容值提升有限的问题。
附图说明
24.构成本技术的一部分的说明书附图用来提供对本技术的进一步理解，本技术的示意性实施例及其说明用于解释本技术，并不构成对本技术的不当限定。在附图中：
25.图1示出了根据本技术的一种实施例的在形成第一凹槽后的半导体器件结构示意图；
26.图2示出了根据本技术的一种实施例的形成填充层后的半导体器件结构示意图；
27.图3示出了根据本技术的另一种实施例的形成第一凹槽后的半导体器件结构示意图；
28.图4示出了根据本技术的另一种实施例的形成填充层后的半导体器件结构示意图；
29.图5示出了根据本技术的一种实施例的形成第二凹槽后的半导体器件俯视结构示意图；
30.图6示出了根据本技术的一种实施例的形成第二凹槽后的半导体器件构示意图；
31.图7示出了根据本技术的一种实施例的形成电容孔后的半导体器件构示意图；
32.图8示出了根据本技术的又一种实施例的形成填充层后的半导体器件结构示意图；
33.图9示出了根据本技术的又一种实施例的形成图形化的掩膜层后的半导体器件结构示意图；
34.图10示出了根据本技术的另一种实施例的形成第二凹槽后的半导体器件结构示意图；
35.图11示出了根据本技术的另一种实施例的形成电容孔后的半导体器件构示意图；
36.图12示出了根据本技术的一种实施例的形成下电极层后的半导体器件结构示意图；
37.图13示出了根据本技术的一种实施例的形成第一图形化的掩膜层后的半导体器件结构示意图；
38.图14示出了根据本技术的一种实施例的去除部分第三支撑层后的半导体器件结构示意图；
39.图15示出了根据本技术的一种实施例的去除第三牺牲层后的半导体器件结构示意图；
40.图16示出根据本技术的一种实施例的去除所有牺牲层和部分支撑层后的半导体器件结构示意图；
41.图17示出了根据本技术的一种实施例的形成介质层和上电极层后的半导体器件结构示意图。
42.其中，上述附图包括以下附图标记：
43.10、基底；20、材料层；21、支撑层；22、牺牲层；23、第一凹槽；30、填充层；40、第二凹槽；50、电容孔；211、第一支撑层；212、第二支撑层；213、第三支撑层；221、第一牺牲层；222、第二牺牲层；223、第三牺牲层；60、下电极层；70、介质层；80、上电极层；90、图形化的掩膜层；91、第一图形化的掩膜层。
具体实施方式
44.应该指出，以下详细说明都是例示性的，旨在对本技术提供进一步的说明。除非另有指明，本文使用的所有技术和科学术语具有与本技术所属技术领域的普通技术人员通常理解的相同含义。
45.需要注意的是，这里所使用的术语仅是为了描述具体实施方式，而非意图限制根据本技术的示例性实施方式。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式，此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在特征、步骤、操作、器件、组件和/或它们的组合。
46.应该理解的是，当元件(诸如层、膜、区域、或衬底)描述为在另一元件“上”时，该元件可直接在该另一元件上，或者也可存在中间元件。而且，在说明书以及权利要求书中，当描述有元件“连接”至另一元件时，该元件可“直接连接”至该另一元件，或者通过第三元件“连接”至该另一元件。
47.正如背景技术所介绍的，现有技术中dram电容器的电容值提升有限，为了解决如上问题，本技术提出了一种半导体器件的制作方法以及半导体器件。
48.本技术的一种典型实施方式中，提供了一种半导体器件的制作方法，如图1所示，在基底10上形成至少一层具有第一凹槽23的材料层20，并在上述第一凹槽23内形成填充层30，如图2所示；如图6所示，去除部分上述填充层30和部分上述材料层20，至暴露上述基底10，以形成贯穿上述填充层30和上述材料层20的第二凹槽40，其中，上述第二凹槽40在上述基底10上的投影位于上述第一凹槽23在上述基底10上的投影内；如图3、图6和图7所示，去除上述第一凹槽23内剩余的上述填充层30，上述第一凹槽23和上述第二凹槽40构成电容孔50；在上述电容孔内形成电容器。
49.在本技术的一种实施例中，上述材料层具有呈阵列排布的多个上述第一凹槽，相应的第二凹槽具有呈阵列排布，从而形成的电容孔在基底上呈阵列排布。每个第二凹槽在基底上的投影分别位于每个第一凹槽在基底上的投影内，上述第二凹槽与上述第一凹槽在第一方向的长度的比值范围例如可以为1:1.1～1:2，例如1：1.1、1：1.5、1：1.8、1：1.2，上述第一方向为垂直于上述基底厚度的方向。第一凹槽在第一方向上的长度比第二凹槽大，可以使得最后形成电容孔的侧壁表面积增大，使侧壁形成弓状，若第一凹槽在第一方向上长度的过大则会影响电容器的稳定性，并且使得电容器体积变大。具体地，第二凹槽一侧的侧壁上剩余的填充层在第一方向的长度为第一凹槽在第一方向上的长度与第二凹槽在第一方向上的长度的差值的一半。提高电容的存储密度。
50.在本技术的一种实施例中，上述第一凹槽位于材料层中，其深度与上述材料层厚度的比值范围为1:1.2～1:3，例如1：1.2、1：1.5、1：1.2、1:3，第一凹槽的底部暴露材料层，而上述第二凹槽贯穿上述第一凹槽和上述材料层，上述第二凹槽的底部暴露基底。
51.上述半导体器件的制作方法中通过在各材料层中形成第一凹槽，且在第一凹槽内形成填充层，再刻蚀出贯穿填充层和材料层的第二凹槽，第二凹槽在基底上的投影位于第一凹槽在基底上的投影内，因此，剩余的填充层位于第二凹槽的侧壁上，容易去除，最后得到的电容孔的侧壁的表面积相比第二凹槽的侧壁表面积增大，从而可以在后续制成电容器的过程中增大介质层的表面积，提升电容能力，进而解决了现有技术中dram电容器的电容值提升有限的问题。
52.本技术的一种实施例中，在基底上形成至少一层具有第一凹槽的材料层，并在上述第一凹槽内形成填充层，包括：如图4所示，在上述基底10上形成上述填充层30以及交替设置的支撑层21和牺牲层22，如图1和图3所示，上述牺牲层22和上述支撑层21分别具有上述第一凹槽23，上述填充层30一一对应地填充在上述第一凹槽23中。增加支撑层和牺牲层的层数，可以提高电容器的高度，进一步提高电容器的电容值，支撑层在后续的刻蚀过程中还有利于提升电容器结构的稳定性。
53.本技术的另一种实施例中，在上述基底上形成上述填充层以及交替设置的支撑层和牺牲层，包括：第一形成步骤：如图1所示，形成具有上述第一凹槽23的上述支撑层21；第二形成步骤：如图2所示，在上述支撑层21的上述第一凹槽23中形成上述填充层30；第三形成步骤：如图3所示，在上述支撑层21和上述填充层30的裸露表面上形成具有上述第一凹槽23的上述牺牲层22；第四形成步骤：如图4所示，在上述牺牲层22的上述第一凹槽23中形成上述填充层30；依次重复上述第一形成步骤、上述第二形成步骤、上述第三形成步骤以及上述第四形成步骤至少一次，其中，上述牺牲层22和上述支撑层21分别为上述材料层20。每一材料层的第一凹槽是基底上的投影位置相同，也即通过在每一层材料层中形成填充层，任意相邻两层中的填充层是上下对齐的，因此，在形成贯穿第一凹槽的第二凹槽时，电容孔的侧壁形成弓状，进而扩大侧壁的表面积。使得后续刻蚀贯穿填充层和材料层的第二凹槽的过程，第二凹槽不容易被刻歪，造成蚀刻不足(under-etching)的现象，且更容易刻蚀到基底中。
54.具体地，一次蚀刻受不同材质和深度的影响，蚀刻的深度增加，椭圆率会逐渐偏离顶部的形状，造成不规整。分步蚀刻的到的第一凹槽的深度较浅，受材质和深度影响较小，椭圆率不易偏离，较为规整，形成的第一凹槽的形状比较正圆，椭圆率较好。实际应用中，可以通过改变第一凹槽在第一方向的长度来控制后续第二凹槽侧壁上剩余的填充层在第一方向上的厚度，从而用此方法可以方便而容易地获得不同的电容孔表面积。
55.实际应用中，可以采用原子层沉积工艺(ald，atomic layer deposition)或低压化学蒸气沉积工艺(lpcvd，low pressure chemical vapor deposition)形成上述牺牲层和支撑层。可以通过增加上述牺牲层和上述支撑层的层数，提高电容器的高度，从而进一步提高电容器的电容值，本领域技术人员可以根据实际需要进行选择设定。上述牺牲层的厚度范围在400～800nm，上述支撑层的厚度范围在20～120nm。
56.本技术的一种具体实施例中，可以通过控制光罩孔径尺寸的大小来决定上述第一凹槽蚀刻孔径的大小，采用干法蚀刻前控制光罩孔径的大小进行曝光，曝光部分材质变硬，不会被蚀刻，未曝光部分即为蚀刻掉的部分。分布蚀刻中每次条件均一致，可以最终得到侧壁具有更为规整的凹凸形状的电容孔。上述半导体器件的俯视图如图5所示，第二凹槽40的蚀刻孔径小于第一凹槽23蚀刻孔径，即小于填充层在第一方向上的长度，第二凹槽40形成后，侧壁与填充层接触。
57.为了能更好的作为刻蚀掩膜层以及刻蚀过程中的保护层，本技术的再一种实施例中，上述支撑层包括氮化硅或氮碳化硅。氮化硅可以在最终的电容器结构起到支撑作用，提高整个电容结构的支撑强度。
58.本技术的又一种实施例中，上述牺牲层包括掺硼的氧化硅，且各上述牺牲层掺硼的浓度沿远离上述基底厚度的方向依次减小。掺杂浓度越大，刻蚀速率越大，因为电容器比
较高，越往下越不好刻蚀，通过将牺牲层设置阶梯浓度，使得刻蚀选择比不同，保证能够刻蚀到最底层中。
59.本技术的另一种具体实施例中，如图8所示，先在基底10上形成第一支撑层211及填充层30，之后，在第一支撑层211及填充层30的表面上形成第一牺牲层221及填充层30，之后，在第一牺牲层221及填充层30的表面上形成第二牺牲层222及填充层30，之后，在第二牺牲层222及填充层30的表面上形成第二支撑层212及填充层30，再在第二支撑层212及填充层30的表面上形成第三牺牲层223及填充层30，最后在第三牺牲层223及填充层30的表面上形成第三支撑层213及填充层30，基底10、第一支撑层211、第二支撑层212以及第三支撑层213可以是sin，第一牺牲层221可以是高硼磷掺杂的二氧化硅，第二牺牲层222可以是低硼磷掺杂的二氧化硅，第三牺牲层223可以是未掺杂的二氧化硅。牺牲层中二氧化硅的硼磷掺杂的浓度沿远离上述基底厚度的方向依次减小，保证能够刻蚀到最底层中，各材料层的厚度可以根据实际需求进行选择。
60.为了方便而快速地形成第二凹槽40，且能够使得第二凹槽40侧壁均匀光滑，从而有利于后续的制备工艺及有利于器件性能的提高，本技术的另一种实施例中，去除部分上述填充层和部分上述材料层，包括：如图9所示，在上述材料层20和上述填充层30的远离上述基底10的表面上形成图形化的掩膜层90；如图10所示，通过上述图形化的掩膜层90，采用干法刻蚀工艺向下刻蚀上述材料层20以及上述填充层30；去除上述图形化的掩膜层90。
61.实际应用中，在上述材料层的远离上述基底的表面上形成掩膜层，上述掩膜层可以是光刻胶，也可以是氮化硅硬掩膜层，再采用光刻工艺将上述掩膜层图形化，如图9所示，以得到具有阵列排布的窗口的图形化的掩膜层90，如图10所示，再通过图形化的掩膜层90，采用干法刻蚀的工艺向下刻蚀材料层20以及填充层30，使得基底10裸露，得到上述第二凹槽40。
62.本技术的又一种实施例中，去除上述第一凹槽23内剩余的上述填充层30，包括：氧化上述第一凹槽23内剩余的上述填充层，形成氧化层；去除上述氧化层。在一些实施例中，填充层30的材料例如可以选择聚乙烯等有机物或碳等无机物，从而通过本实施例中氧化法可以不影响半导体器件中的其他材料，如图10和图11所示，第二凹槽40的侧壁表面变成凹凸形状，形成侧壁表面积大的电容孔50。
63.为了能够制作出性能良好的电容器，本技术的再一种实施例中，在上述电容孔内形成电容器，包括：如图12所示，在上述电容孔50的内壁以及上述材料层20的远离上述基底10的表面上形成下电极层60；如图16所示，至少去除部分上述材料层20，以暴露出上述下电极层60的靠近上述材料层20的表面；如图17所示，在上述下电极层60的表面上依次形成介质层70和上电极层80。
64.本技术的又一种具体实施例中，去除材料层20的远离上述基底10的表面上的部分下电极层60，使得材料层20的远离上述基底10的表面裸露，如图13所示，在上述材料层20的远离上述基底10的裸露表面上形成第一图形化的掩膜层91。如图14所示，以上述第一图形化的掩膜层91为掩膜，刻蚀第三支撑层213，形成暴露出第三牺牲层223的刻蚀窗口，采用湿法刻蚀工艺，如图15所示，沿所述刻蚀窗口去除第三牺牲层223；依次刻蚀下层的支撑层以及去除下层的牺牲层，直至将所有牺牲层以及部分支撑层去除，如图16所示。在刻蚀顶层的支撑层的过程中，上述刻蚀窗口部分与两个上述电容孔有交叠，至少横向暴露出上述两个
电容孔。由于上述电容孔仅有一部分与上述刻蚀窗口交叠，从而每个电容孔周围均会保留一部分支撑层，以保证后续去除牺牲层的过程中，上述下电极层的结构稳定性。采用湿法刻蚀工艺，沿着刻蚀窗口去除各牺牲层。上述湿法刻蚀工艺可以采用的刻蚀溶液包括氢氟酸溶液。之后，如图17所示，在上述下电极层60的内外表面以及支撑层21表面依次形成介质层70和上电极层80。可以采用原子层沉积工艺或等离子蒸气沉积工艺、溅射工艺等形成覆盖上述介质层外表面的上电极层，上述上电极层包括金属氮化物及金属硅化物中的一种或两种所形成的化合物，如氮化钛，硅化钛(titanium silicide)，硅化镍(titanium silicide)，硅氮化钛(tisi
x
ny)或者其他导电材料。上述下电极层、介质层和上电极层构成电容器。后续还可以在上述上电极层表面形成导电填充层，例如含硼掺杂的锗硅层，上述导电填充层填充满上电极层之间的间隙。
65.为了提高单位面积电容器的电容值，本技术的另一种实施例中，上述介质层的材料至少包括以下之一：zro2、hfo2、zrtio4、al2o3、ruo2、tio2、la2o3、ta2o5、sbo2、basrtio3。具体地，可以使用其中的一种，或者多种的组合。
66.本技术的再一种实施例中，在上述基底包括电接触部，上述第二凹槽使得上述电接触部裸露。电接触部可以使得电容器与晶体管之间形成电连接。
67.实际应用中，形成上述第二凹槽可以在上述材料层的远离上述基底的表面上形成具有窗口图形化掩膜层，上述窗口可以沿上述图形化掩膜层的表面呈阵列排布，以与上述电接触部上下一一对应，以最终制备上述电容孔。
68.具体的，上述基底中还还包括有晶体管、字线(word line)及位线(bitline)，上述电接触部电连接上述晶体管的源极，上述基底中还包括在周边电路区域制作好的m0(inter-connection)。另外，上述电接触部可以为但不仅限于呈六方阵列排布，与后续制作的电容器阵列结构的排布相对应。上述基底的材料可以为氮化硅(sin)。实际应用中，形成上述电容孔的内壁以及上述材料层的远离上述基底的表面的下电极层，上述下电极层连接上述电接触部。可以采用原子层沉积工艺、物理气相沉积工艺或等离子蒸气沉积工艺等沉积工艺形成上述下电极层。上述下电极层的材料可以是氮化钛、氮化钽、铜或钨等金属材料。
69.本技术的另一种典型实施例中，提供了一种半导体器件，包括基底、至少一层材料层以及电容器，其中，至少一层材料层位于上述基底的表面上，上述材料层具有第一凹槽；上述电容孔由上述第一凹槽和第二凹槽构成，上述第二凹槽贯穿各上述材料层至上述基底的表面，上述第二凹槽在上述基底上的投影位于上述第一凹槽在上述基底上的投影内；上述电容器，位于上述电容孔内。
70.上述半导体器件，包括基底、至少一层材料层以及电容器，其中，至少一层材料层位于上述基底的表面上，上述材料层具有第一凹槽；上述电容孔由上述第一凹槽和第二凹槽构成，上述第二凹槽贯穿各上述材料层至上述基底的表面，上述第二凹槽在上述基底上的投影位于上述第一凹槽在上述基底上的投影内；上述电容器，位于上述电容孔内。该器件的各材料层中具有第一凹槽，第二凹槽贯穿第一凹槽和材料层至基底，第一凹槽和第二凹槽形成的电容孔的侧壁的表面积相比第二凹槽的侧壁表面积增大，从而可以在后续制成电容器的过程中增大介质层的表面积，提升电容能力，进而解决了现有技术中dram电容器的电容值提升有限的问题。
71.为了使得本领域技术人员能够更加清楚地了解本技术的技术方案，以下将结合具体的实施例与对比例对本技术的技术方案进行详细说明。
72.实施例
73.该实施例中提供了一种半导体器件的制作方法包括以下过程：
74.首先，提供基底；之后，第一形成步骤：如图1所示，形成具有上述第一凹槽23的上述支撑层21；第二形成步骤：如图2所示，在上述支撑层21的上述第一凹槽23中形成上述填充层30；第三形成步骤：如图3所示，在上述支撑层21和上述填充层30的裸露表面上形成具有上述第一凹槽23的上述牺牲层22；第四形成步骤：如图4所示，在上述牺牲层22的上述第一凹槽23中形成上述填充层30；依次重复上述第一形成步骤、上述第二形成步骤、上述第三形成步骤以及上述第四形成步骤至少一次，其中，上述牺牲层22和上述支撑层21分别为上述材料层20。可以采用ald工艺或lpcvd工艺形成上述牺牲层和支撑层，增加上述牺牲层和上述支撑层的层数，可以提高电容器的高度，从而进一步提高电容器的电容值，本领域技术人员可以根据实际需要进行选择设定。上述牺牲层包括掺硼的氧化硅，且各上述牺牲层掺硼的浓度沿远离上述基底厚度的方向依次减小，上述支撑层包括氮化硅。上述填充层的材料至少包括以下之一：碳、聚乙烯。
75.之后，如图6所示，去除部分上述填充层30和部分上述材料层20，至暴露上述基底10，以形成贯穿上述填充层30和上述材料层20的第二凹槽40，其中，上述第二凹槽40在上述基底10上的投影位于上述第一凹槽23在上述基底10上的投影内。具体地，上述材料层的远离上述基底的表面上形成掩膜层，上述掩膜层可以是光刻胶，也可以是氮化硅硬掩膜层，再采用光刻工艺将上述掩膜层图形化，以得到具有阵列排布的窗口的图形化上述图形化掩膜层，再采用干法刻蚀的工艺向下刻蚀材料层以及填充层，使得基底裸露，得到上述第二凹槽；
76.最后，如图3、图6和图7所示，去除上述第一凹槽23内剩余的上述填充层30，上述第一凹槽23和上述第二凹槽40构成电容孔50。碳容易氧化，聚乙烯容易光氧化、热氧化、臭氧分解，在紫外线作用下容易发生降解，都容易形成电容孔的侧壁凹陷。
77.上述半导体器件的制作方法还包括：如图12所示，在上述电容孔50的内壁以及上述材料层20的远离上述基底10的表面上形成下电极层60；如图16所示，至少去除部分上述材料层20，以暴露出上述下电极层60的靠近上述材料层20的表面；如图17所示，在上述下电极层60的表面上依次形成介质层70和上电极层80。具体制作方法包括以下过程：
78.去除材料层20的远离上述基底10的表面上的部分下电极层60及保护层，使得材料层20的远离上述基底10的表面裸露，如图13所示，在上述材料层20的远离上述基底10的裸露表面上形成硬第一图形化的掩膜层91，并且在硬掩膜层表面形成图形化光刻胶层，上述掩膜层封闭电容孔，掩膜层包括氮化硅层、氧化硅层、垫层以及抗反射层。图形化光刻胶层的图形限定了后续待形成的开口的位置和形状，图形化光刻胶层内的图形形状可以为圆形，也可以为其他形状。如图14所示，以上述第一图形化的掩膜层91光刻胶层为掩膜，刻蚀硬掩膜层，刻蚀第三支撑层213，形成暴露出第三牺牲层223的刻蚀窗口，形成图形化硬掩膜层，以上述图形化硬掩膜层为掩膜，一种具体的实施例中，最顶层的材料层为支撑层，采用干法刻蚀工艺刻蚀位于顶层的支撑层，形成暴露出牺牲层的刻蚀窗口采用湿法刻蚀工艺，如图15所示，沿所述刻蚀窗口去除第三牺牲层223；依次刻蚀下层的支撑层以及去除下层的
牺牲层，直至将所有牺牲层以及部分支撑层去除，如图16所示。在刻蚀顶层的支撑层的过程中，上述保护层能够避免上述下电极层表面受到刻蚀损伤，上述刻蚀窗口部分与两个上述电容孔有交叠，至少横向暴露出上述两个电容孔。由于上述电容孔仅有一部分与上述刻蚀窗口交叠，从而每个电容孔周围均会保留一部分支撑层，以保证后续去除牺牲层的过程中，上述下电极层的结构稳定性。采用湿法刻蚀工艺，沿着刻蚀窗口去除各牺牲层。保护层在刻蚀去除牺牲层的过程中被去除，由于保护层的致密度较大，湿法刻蚀的速率小于牺牲层的湿法刻蚀速率，可以通过调整上述保护层的厚度，使得在去除上述牺牲层的过程中，延长上述保护层的存在时间，从而尽可能提高保护层对下电极层保护效果。上述湿法刻蚀工艺可以采用的刻蚀溶液包括氢氟酸溶液。之后，如图17所示，在上述下电极层60的内外表面以及支撑层21表面依次形成介质层70和上电极层80。可以采用原子层沉积工艺或等离子蒸气沉积工艺、溅射工艺等形成覆盖上述介质层外表面的上电极层，上述上电极层包括金属氮化物及金属硅化物中的一种或两种所形成的化合物，如氮化钛，硅化钛(titanium silicide)，硅化镍(titanium silicide)，硅氮化钛(tisixny)或者其他导电材料。上述下电极层、介质层和上电极层构成电容器。后续还可以在上述上电极层表面形成导电填充层，例如含硼掺杂的锗硅层，上述导电填充层填充满上电极层之间的间隙。
79.从以上的描述中，可以看出，本技术上述的实施例至少实现了如下技术效果：
80.本技术的半导体器件的制作方法，首先，在基底上形成至少一层具有第一凹槽的材料层，并在上述第一凹槽内形成填充层；之后，去除部分上述填充层和部分上述材料层，至暴露上述基底，以形成贯穿上述填充层和上述材料层的第二凹槽，其中，上述第二凹槽在上述基底上的投影位于上述第一凹槽在上述基底上的投影内；之后，去除上述第一凹槽内剩余的上述填充层，上述第一凹槽和上述第二凹槽构成电容孔；最后，在上述电容孔内形成电容器。该方法通过在各材料层中形成第一凹槽，且在第一凹槽内形成填充层，再刻蚀出贯穿填充层和材料层的第二凹槽，第二凹槽在基底上的投影位于第一凹槽在基底上的投影内，因此，剩余的填充层位于第二凹槽的侧壁上，容易去除，最后得到的电容孔的侧壁的表面积相比第二凹槽的侧壁表面积增大，从而可以在后续制成电容器的过程中增大介质层的表面积，提升电容能力，进而解决了现有技术中dram电容器的电容值提升有限的问题。
81.本技术的半导体器件，包括基底、至少一层材料层以及电容器，其中，至少一层材料层位于上述基底的表面上，上述材料层具有第一凹槽；上述电容孔由上述第一凹槽和第二凹槽构成，上述第二凹槽贯穿各上述材料层至上述基底的表面，上述第二凹槽在上述基底上的投影位于上述第一凹槽在上述基底上的投影内；上述电容器，位于上述电容孔内。该器件的各材料层中具有第一凹槽，第二凹槽贯穿第一凹槽和材料层至基底，第一凹槽和第二凹槽形成的电容孔的侧壁的表面积相比第二凹槽的侧壁表面积增大，从而可以在后续制成电容器的过程中增大介质层的表面积，提升电容能力，进而解决了现有技术中dram电容器的电容值提升有限的问题。
82.以上所述仅为本技术的优选实施例而已，并不用于限制本技术，对于本领域的技术人员来说，本技术可以有各种更改和变化。凡在本技术的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本技术的保护范围之内。