三维半导体结构及其制作方法与流程

1.本公开涉及半导体集成电路技术领域，尤其涉及一种三维半导体结构及其制作方法。


背景技术：

2.随着半导体技术的发展，半导体器件逐步走向更高集成度，同时，希望半导体器件具有更低的制造成本，以满足消费者对半导体器件的优越性能和低廉价格的需求。
3.对于典型的二维(平面)半导体器件的集成度，主要由在平面上阵列排布的存储单元的面积决定，存储单元的面积越小，半导体器件的集成度越高。存储单元的面积受精细图案形成技术的水平影响，然而，用于提高图案精细度的昂贵的工艺设备，极大的限制了二维半导体器件集成度的提高。因此，现已提出了具有三维架构的存储单元的三维半导体器件。
4.然而，现有的三维半导体器件中，由于晶体管悬空而存在浮体效应，严重影响半导体器件的性能。


技术实现要素：

5.为了解决背景技术中提到的至少一个问题，本公开提供一种三维半导体结构及其制作方法，能够解决晶体管的浮体效应，提升三维半导体结构的性能。
6.为了实现上述目的，本公开提供如下技术方案：
7.一方面，本公开提供一种三维半导体结构，包括：
8.衬底；
9.堆叠结构，位于衬底上，包括沿衬底的厚度方向堆叠的多个存储单元阵列，每个存储单元阵列包括沿衬底的平面方向阵列排布的多个晶体管和多个连接垫；其中，
10.晶体管包括沿衬底的平面方向延伸的半导体层，半导体层沿其长度方向依次设置有源极区、沟道区和漏极区；连接垫设置于半导体层的宽度方向的侧方并与半导体层连接，连接垫与沟道区电连接，且连接垫与衬底电连接。
11.在一种可能的实施方式中，沿半导体层的宽度方向，连接垫与半导体层交替设置。
12.在一种可能的实施方式中，连接垫与位于其两侧的半导体层相对的侧面分别为第一侧面和第二侧面，第一侧面与相对的半导体层连接，第二侧面与相对的半导体层之间具有间隙。
13.在一种可能的实施方式中，连接垫与位于其两侧的半导体层均连接。
14.在一种可能的实施方式中，每两个半导体层之间设有一个连接垫，连接垫与位于其两侧的半导体层均连接。
15.在一种可能的实施方式中，三维半导体结构还包括：
16.连接立柱，沿衬底的平面方向阵列排布，连接立柱连接在衬底上并沿衬底的厚度方向延伸，连接立柱与其延伸方向上的各连接垫连接。
17.在一种可能的实施方式中，连接垫包括主体部和连接部，主体部与沟道区对应，沿
半导体层的长度方向，连接部连接于主体部的侧方，连接立柱贯穿连接部。
18.在一种可能的实施方式中，连接部与源极区对应，或者，连接部与漏极区对应。
19.在一种可能的实施方式中，连接部包括第一连接部和第二连接部，第一连接部与源极区对应，第二连接部与漏极区对应，第一连接部和第二连接部中的至少一者与连接立柱连接。
20.在一种可能的实施方式中，晶体管还包括栅极结构，栅极结构覆盖沟道区的厚度方向的至少一侧表面。
21.在一种可能的实施方式中，栅极结构覆盖沟道区的厚度方向的两侧表面。
22.在一种可能的实施方式中，栅极结构延伸至覆盖连接垫的部分表面。
23.在一种可能的实施方式中，三维半导体结构还包括：
24.多条字线，字线覆盖对应的栅极结构并沿半导体层的宽度方向延伸，且字线沿衬底的厚度方向堆叠。
25.在一种可能的实施方式中，沿衬底的厚度方向，连接垫的厚度与半导体层的厚度相同。
26.另一方面，本公开提供一种三维半导体结构的制作方法，包括：
27.提供衬底；
28.形成堆叠结构，堆叠结构位于衬底上；堆叠结构包括沿衬底的厚度方向堆叠的多个存储单元阵列，每个存储单元阵列包括沿衬底的平面方向阵列排布的多个晶体管和多个连接垫；其中，
29.晶体管包括沿衬底的平面方向延伸的半导体层，半导体层沿其长度方向依次设置有源极区、沟道区和漏极区；连接垫设置于半导体层的宽度方向的侧方并与半导体层连接，连接垫与衬底电连接，且连接垫与沟道区电连接。
30.本公开提供的三维半导体结构及其制作方法，三维半导体结构通过在堆叠结构中的每层存储单元阵列中设置多个连接垫，连接垫在存储单元阵列中阵列排布，每个晶体管均有对应的连接垫与其连接，连接垫和半导体层的沟道区电连接，并且，连接垫与衬底电连接，连接垫用于使沟道区内残留的电荷流动至衬底，通过接地的衬底排出，解决晶体管的浮体效应，提升三维半导体结构的性能。其中，对于沿衬底的平面方向延伸的半导体层，通过将连接垫同层设置在半导体层的宽度方向的侧方，便于连接垫的形成，且连接垫不占据单独的厚度空间，有利于提升三维半导体结构的集成度。
31.本公开的构造以及它的其他发明目的及有益效果将会通过结合附图而对优选实施例的描述而更加明显易懂。
附图说明
32.为了更清楚地说明本公开实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作以简单介绍，显而易见地，下面描述中的附图是本公开的一些实施例。对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
33.图1为一种三维半导体器件的透视图；
34.图2为图1中所示的三维半导体器件的晶体管的结构示意图；
35.图3为图2中的晶体管在a-a处的截面示意图；
36.图4为本公开实施例提供的三维半导体结构的透视图；
37.图5为图4中的三维半导体结构的存储单元的透视图；
38.图6为图4中的三维半导体结构的b-b处的剖视图；
39.图7为本公开实施例提供的另一种三维半导体结构对应图4中b-b处的剖视图；
40.图8为本公开实施例提供的第三种三维半导体结构对应图4中b-b处的剖视图；
41.图9为另一种三维半导体结构的存储单元的透视图；
42.图10为本公开实施例提供的三维半导体结构的制作方法的步骤流程图。
43.附图标记说明：
44.1-三维半导体结构；
45.100-衬底；
46.200-堆叠结构；300-字线；400-位线；500-连接立柱；
47.201-存储单元阵列；
48.210-晶体管；220-连接垫；220a-第一侧面；220b-第二侧面；230-电容；
49.211-半导体层；212-栅极结构；221-主体部；222-连接部；
50.2111-源极区；2112-沟道区；2113-漏极区；2221-第一连接部；2222-第二连接部；
51.10-三维半导体器件；
52.11-晶体管；12-字线；13-位线；14-电容；15-接触立柱；
53.111-半导体柱；111a-源极区；111b-沟道区；111c-漏极区；112-栅极结构；112a-栅极介电层；112b-栅电极层。
具体实施方式
54.正如背景技术中所述，二维半导体器件由于器件图案是在平面方向上布局延伸的，其集成度主要是由在平面上阵列排布的存储单元的面积决定的，想要提高二维半导体器件的集成度，需减小存储单元的面积。然而，存储单元的面积受精细图案形成技术的水平影响，现有的大部分工艺设备均无法制作出精细的器件图案，能够提高器件图案的精细度的工艺设备稀少且昂贵，这对二维半导体器件的集成度的提高造成了极大限制。
55.由于二维半导体器件的集成度有限，为了提高半导体器件的集成度，提升半导体器件的性能，并使半导体器件具有较低的制作成本，现已提出了三维半导体器件。顾名思义，三维半导体器件具有在器件的厚度方向上堆叠的存储单元，以在器件的单位面积内设置更多的存储单元，提升半导体器件的集成度。
56.图1为一种三维半导体器件的透视图。参照图1所示，以动态随机存取存储器(dynamic random access memory，dram)为例，图中所示的x方向和y方向构成的平面为三维半导体器件10的平面方向，图中所示的z方向为三维半导体器件10的厚度方向。三维半导体器件10的晶体管11沿其厚度方向(z方向)堆叠在衬底(图中未示出)上，以其中一个晶体管11而言，晶体管11包括半导体柱111和栅极结构112，半导体柱111沿三维半导体器件10的平面方向(例如图中所示的x方向)延伸，半导体柱111沿其延伸方向依次为源极区111a、沟道区(图中未示出)和漏极区111c，栅极结构112环设在沟道区的外周，栅极结构112可以包括包裹沟道区的外侧壁的栅极介电层112a和层叠在栅极介电层112a外侧的栅电极层112b。
57.三维半导体器件10还包括字线12、位线13和电容14。字线12沿三维半导体器件10的平面方向延伸，具体可以沿晶体管11的排列方向(例如与晶体管11的延伸方向垂直的方向)延伸，字线12包裹在其延长方向上的所有晶体管11的栅极结构112的外部。并且，沿字线12的堆叠方向(z方向)，下层的字线12的端部依次伸出上层的字线12的端部而形成台阶部，利用各字线12的台阶部在字线12上连接接触立柱15，接触立柱15沿三维半导体器件10的厚度方向(z方向)延伸，通过各接触立柱15将各字线12电连接至外围的驱动电路(图中未示出)上。位线13沿三维半导体器件10的厚度方向延伸，并与其延伸方向上的各晶体管11的半导体柱111的一端连接。电容14连接在半导体柱111的另一端。
58.然而，由于沿三维半导体器件10的厚度方向堆叠的晶体管11悬空在衬底上方，因而，晶体管11会产生浮体效应。图2为图1中所示的三维半导体器件的晶体管的结构示意图；图3为图2中的晶体管在a-a处的截面示意图。参照图2和图3所示，所谓浮体效应，是三维半导体器件10在工作过程中，晶体管11会频繁开关，晶体管11开关过程中半导体柱111的沟道区111b形成耗尽区，电荷会反复注入沟道区111b和从沟道区111b排出，长此以往，沟道区111b中会残留一部分电荷，由于晶体管11悬空在衬底上方(晶体管11和衬底之间存在绝缘的介质层)，电荷会在沟道区111b内积累，由此而造成诸多不利效应，例如，产生寄生双晶体管效应而造成漏电流，引起较高电流损耗，阈值电压漂移，翘曲效应等。
59.有鉴于此，本公开实施例提供一种三维半导体结构及其制作方法，三维半导体结构通过在晶体管的半导体层的侧方设置连接垫，通过连接垫将半导体层的沟道区电连接至衬底，从而，将沟道区内积存的电荷释放至衬底中，进而排出，以解决晶体管的浮体效应，提升三维半导体结构的性能。
60.为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例中的附图，对本公开实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本公开一部分实施例，而不是全部的实施例。基于本公开中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本公开保护的范围。
61.本实施例提供一种三维半导体结构，三维半导体结构可以为存储器件或非存储器件。存储器件例如可以包括动态随机存取存储器(dynamic random access memory，dram)、静态随机存取存储器(static random access memory，sram)、快闪存储器、电可擦可编程只读存储器(electrically erasable programmable read-only memory，eeprom)、相变随机存取存储器(phase change random access memory，pram)或磁阻随机存取存储器(magnetoresistive random access memory，mram)。非存储器件可以是逻辑器件(例如微处理器、数字信号处理器或微型控制器)或与其类似的器件。以下均以三维半导体结构为dram为例进行说明。
62.图4为本公开实施例提供的三维半导体结构的透视图。参照图4所示，三维半导体结构1包括衬底100和堆叠结构200，堆叠结构200设置在衬底100上，衬底100可以为堆叠结构200提供支撑基础。制作三维半导体结构1时，通常是在衬底100之上设置叠层，在叠层内制作图案，以形成堆叠结构200，堆叠结构200即为所需的器件图形，以实现三维半导体结构1的功能。
63.示例性的，构成衬底100的材料可以包括单晶硅、多晶硅、无定型硅、硅锗化合物或绝缘体上硅(silicon-on-insulator，简称soi)中的一种或多种，或者，构成衬底100的材料
还可以为本领域技术人员已知的其他材料。
64.需要说明的是，图4中所示的x方向和y方向构成的平面方向，为三维半导体结构1的平面方向，例如，该平面方向可以指示衬底100的平面方向；图4中所示的z方向为三维半导体结构1的厚度方向，例如z方向可以指示衬底100的厚度方向。以下均以此坐标系作为三维半导体结构1的参照，不再赘述。
65.堆叠结构200包括沿衬底100的厚度方向(z方向)堆叠的多层，每层构成一个存储单元阵列201，也就是说，堆叠结构200包括沿衬底100的厚度方向堆叠的多个存储单元阵列201。每层的存储单元阵列201均包括沿衬底100的平面方向阵列排布的多个存储单元，示例性的，存储单元可以沿x方向和y方向阵列排布，例如，x方向为存储单元排列的行方向，y方向为存储单元排列的列方向。
66.另外，参照图4所示，三维半导体结构1还包括多条字线300和多条位线400。各字线300相互平行且沿第一方向延伸，各字线300之间可以等间距间隔设置；与字线300类似的，各位线400相互平行且沿第二方向延伸，各位线400之间可以等间距间隔设置。位线400和字线300与各存储单元电连接，用于控制各存储单元的工作状态。其中，第一方向和第二方向相交错，示例性的，第一方向和第二方向可以相互垂直。
67.其中，每个存储单元均包括晶体管210和电容230，电容230与晶体管210电连接。字线300和位线400均与各存储单元内的晶体管210连接，字线300与存储单元阵列201外围的驱动电路电连接，驱动电路向字线300中输入电压信号，通过字线300上的电压信号控制晶体管210的打开或关闭，晶体管210打开时，通过位线400读取存储在电容230中的数据信息，或者，通过位线400将数据信息写入到电容230中进行存储。
68.继续参照图4所示，对于三维半导体结构1，本实施例中，各存储单元内的晶体管210可以平行于衬底100的平面方向布置，这样，每层的存储单元阵列201中可以沿衬底100的平面方向阵列排布有多个晶体管210，并且，在衬底100上沿其厚度方向堆叠有多层存储单元阵列201，也就是说，阵列排布的晶体管210在衬底100上沿其厚度方向(z方向)堆叠有多层。
69.如此，在三维半导体结构1的平面方向的面积维持不变的基础上，原有的阵列排布的晶体管210由于在三维半导体结构1的厚度方向上堆叠了多层，因而，增加了单位面积内晶体管210的数量，增大了三维半导体结构1的集成度，提高了三维半导体结构1的存储密度，进而，提升了三维半导体结构1的性能。
70.由于三维半导体结构1增加了单位面积内晶体管210的数量，在实际应用中，对于存储量、存储读取速率要求较低的情况，三维半导体结构1在其中设计的晶体管210数量与二维半导体结构中的晶体管210数量相当基础上，可以缩减三维半导体结构1的平面尺寸，使得三维半导体结构1更加微型化。而对于存储量、存储读取速率要求较高的情况，三维半导体结构1可以维持与二维半导体结构的平面尺寸相当，但其中的晶体管210数量远多于二维半导体结构的晶体管210数量，由此可以显著提升三维半导体结构1的性能。
71.可以理解的是，图4示例性的示出了每层存储单元阵列201中相邻的两个存储单元，并且，示出了三维半导体结构1中位于衬底100之上的两层存储单元阵列201。实际应用中，三维半导体结构1中，每层存储单元阵列201中排布的晶体管210例如具有m行n列(m为≥2的正整数，n为≥2的正整数)，且堆叠的存储单元阵列201可以为两层、三层、四层甚至更多
层，本实施例对此不作限制。
72.图5为图4中的三维半导体结构的存储单元的透视图。参照图5所示，图中示出了三维半导体结构1的一个存储单元的结构，以一个存储单元为例，具体的，晶体管210可以包括半导体层211和栅极结构212。
73.半导体层211包括源极区2111、沟道区(图中未示出)和漏极区2113，源极区2111、沟道区和漏极区2113沿半导体层211的长度方向依次设置，以半导体层211沿图中的x方向延伸为例，源极区2111、沟道区和漏极区2113可以沿x方向依次设置。栅极结构212与半导体层211的沟道区接触，且栅极结构212与字线300电连接，字线300通过栅极结构212控制晶体管210的打开与关闭。示例性的，栅极结构212可以连接在半导体层211的沟道区的外壁面，字线300与栅极结构212的背离半导体层211的一侧表面，即，栅极结构212设置在半导体层211和字线300之间。
74.其中，栅极结构212例如可以包括栅极介电层(图中未示出)和栅电极层(图中未示出)，栅极介电层为绝缘层，栅电极层例如为金属层，栅极介质层覆盖在沟道区的外壁面，栅电极层覆盖在栅极介质层的外壁面，字线300与栅电极层连接。
75.应说明，本实施例以字线300通过栅极结构212控制晶体管210的打开与关闭为例，进行说明。在实际应用中，晶体管210中也可以不设置栅极结构212，而是通过字线300直接控制晶体管210的打开与关闭，本实施例对此不作限制。
76.示例性的，制作半导体层211时，以初始的层结构为p型掺杂的硅层为例，可以对层结构的两侧对应源极区2111和漏极区2113的部位进行n型掺杂，以初始的层结构为n型掺杂的硅层为例，可以对层结构的中间对应沟道区的部位进行p型掺杂，以形成两侧为n型掺杂的源极区2111和漏极区2113、中间为p型掺杂的沟道区的半导体层211，以使半导体层211具有半导体性质。
77.至于字线300和位线400与平行于衬底100的平面方向的晶体管210的电连接，字线300可以与栅极结构212的外壁面连接，半导体层211的源极区2111与位线400连接，漏极与电容230连接。字线300上的电压信号作用于栅极结构212，通过栅极结构212向沟道区中注入电荷，导通源极区2111和漏极区2113，将半导体层211导体化，晶体管210打开，将位线400和电容230电连接，通过位线400读取存储在电容230中的数据，或者，通过位线400将数据写入到电容230中进行存储。
78.参照图5所示，作为一种实施方式，字线300可以与衬底100的平面方向平行，且字线300与栅极结构212的表面接触，以实现字线300与栅极结构212的电连接；此时，位线400可以沿三维半导体结构1的厚度方向(z方向)延伸，且位线400与半导体层211的源极区2111的外壁面连接，电容230与漏极区2113的外壁面连接。结合图4所示，以半导体层211的长度方向为图中的x方向为例，字线300可以沿图中的y方向延伸，即，字线300延伸的第一方向为y方向，字线300与y方向上的所有晶体管210的栅极结构212连接。
79.作为另一种实施方式，对于栅极结构212覆盖沟道区的沿图中所示z方向延伸的侧壁面的情况，字线300也可以沿三维半导体结构1的厚度方向(z方向)延伸，字线300与z方向上的所有晶体管210的栅极结构212的侧壁面连接。此时，位线400可以沿三维半导体结构1的水平方向延伸，例如，位线400沿图中所示的y方向延伸，位线400与y方向上所有晶体管210的源极区2111连接。
80.其中，为了便于设置位线400和电容230，对于字线300连接于半导体层211的长度方向中间的沟道区的方式，位线400和电容230可以分别连接于半导体层211的长度方向的两端，如此，字线300与位线400之间、字线300与电容230之间均具有适当的间隙，以免相互干扰，此时，电容230可以沿三维半导体结构1的水平方向延伸。沿水平方向延伸的电容230占据的三维半导体结构1的厚度空间较小，可以增大晶体管210在三维半导体结构1的厚度方向上的堆叠密度，提升三维半导体结构1的集成度。
81.由于晶体管210悬空在衬底100上方，因而，如前所述，晶体管210容易出现浮体效应，对此，继续参照图5所示，本实施例中，每层存储单元阵列201中均设置有多个连接垫220，连接垫220在存储单元阵列201中也阵列排布，每个晶体管210均有对应的连接垫220与其连接，连接垫220和半导体层211的沟道区电连接，并且，连接垫220与衬底100电连接，连接垫220用于使沟道区内残留的电荷流动至衬底100，通过接地的衬底100排出，解决晶体管210的浮体效应，提升三维半导体结构1的性能。
82.具体的，对于沿衬底100的水平方向延伸的半导体层211，为了便于连接垫220的设置和形成，连接垫220可以与半导体层211同层设置，例如，连接垫220可以设置在半导体层211的宽度方向的侧方，并且，连接垫220与半导体层211的侧壁连接，以此实现与半导体层211的沟道区的电连接，将沟道区残留的电荷引导至衬底100并排出。
83.通过使连接垫220与半导体层211同层设置，连接垫220不占据三维半导体结构1的额外的厚度空间(z向空间)，在保持三维半导体结构1的厚度不变的情况下，可以叠设更多层存储单元阵列201，可以提高三维半导体结构1的集成度，提升三维半导体结构1的性能。
84.至于连接垫220的形成，示例性的，连接垫220可以和半导体层211同步形成，例如，连接垫220和半导体层211为一体成型结构，连接垫220也可以为p型掺杂的硅层，形成连接垫220和半导体层211时，可以先整体形成p型掺杂的硅层，之后，对源极区2111和漏极区2113所在的部位进行n型掺杂，以形成半导体层211的源极区2111和漏极区2113，源极区2111和漏极区2113之间的区域作为沟道区，沟道区侧方的区域作为连接垫220。
85.其中，连接垫220应保持较为均匀的低浓度的p型掺杂，在半导体层211的源极区2111和漏极区2113与连接垫220之间具有界面时，以免形成pn结。示例性的，对半导体层211的源极区2111和漏极区2113对应的区域进行n型掺杂时，可以遮盖住连接垫220的表面，以免对连接垫220的掺杂性质造成影响。
86.另外，连接垫220的厚度可以和半导体层211的厚度相同，即，沿衬底100的厚度方向(z方向)，连接垫220的高度和半导体层211的高度相同。如此，对于和半导体层211为一体成型结构的连接垫220，便于连接垫220的成型，并且，对于形成在半导体层211和连接垫220上的栅极结构212和字线300，也便于栅极结构212和字线300的形成。
87.图6为图4中的三维半导体结构的b-b处的剖视图。结合图4和图6所示，设置连接垫220时，可以对每个半导体层211均设置单独的连接垫220，即，连接垫220与半导体层211一一对应设置，各连接垫220与对应的半导体层211的宽度方向的侧壁面连接。此时，对于沿半导体层211的宽度方向(y方向)间隔排列的各半导体层211，在半导体层211的宽度方向(y方向)上，半导体层211和连接垫220交替设置。
88.以下将连接垫220的宽度方向的两侧表面分别定义为其第一侧面220a和其第二侧面220b，即，连接垫220的第一侧面220a与位于其一侧的半导体层211相对，连接垫220的第
二侧面220b与位于其另一侧的半导体层211相对。
89.为了实现连接垫220与半导体层211一一对应连接，各连接垫220均与位于其同一侧的半导体层211的侧壁面连接，例如图6中所示方向为例，连接垫220的左侧为其第一侧面220a，连接垫220的右侧为其第二侧面220b，可以是连接垫220的第一侧面220a与位于其左侧的半导体层211连接，连接垫220的第二侧面220b与位于其右侧的半导体层211之间具有间隙。当然，也可以是连接垫220的第二侧面220b与位于其右侧的半导体层211连接，连接垫220的第一侧面220a与位于其左侧的半导体层211之间具有间隙，本实施例对此不作限制。
90.图7为本公开实施例提供的另一种三维半导体结构对应图4中b-b处的剖视图。参照图7所示，在一些实施方式中，半导体层211和连接垫220依然可以交替设置，但连接垫220并非和半导体层211一一对应连接，此时，连接垫220的宽度可以延伸至与位于其两侧的半导体层211均连接，即，连接垫220的第一侧面220a和第二侧面220b分别与两侧的半导体层211的相应侧壁面连接，连接垫220可以将位于其两侧的半导体层211的沟道区2112中残留的电荷均引导至衬底100并排出。
91.图8为本公开实施例提供的第三种三维半导体结构对应图4中b-b处的剖视图。参照图8所示，在其他实施方式中，连接垫220也可以不用和半导体层211交替设置，可以是每两个半导体层211之间设置一个连接垫220，连接垫220与两侧的半导体层211均连接，即，连接垫220的第一侧面220a和第二侧面220b分别与两侧的半导体层211的相应侧壁面连接，连接垫220将位于其两侧的半导体层211的沟道区2112中残留的电荷均引导至衬底100并排出。
92.由于连接垫220沿三维半导体结构1的水平方向同层设置在半导体层211的宽度方向的侧方，半导体层211的至少沟道区2112的宽度方向的侧壁面用于和连接垫220连接，对于半导体层211的宽度方向的两侧壁面均与连接垫220连接的情况，沟道区2112的宽度方向的侧壁面无法覆盖栅极结构212，对于半导体层211的宽度方向的一侧壁面与连接垫220连接的情况，处于提高集成度的密度，连接垫220与相邻的半导体层211之间的间隙也较小，为便于栅极结构212的形成，也可使栅极结构212不覆盖沟道区2112的侧壁面。
93.其中，栅极结构212可以仅覆盖半导体层211沟道区2112的厚度方向的表面，或者，栅极结构212也可以延伸至覆盖连接垫220的部分表面。应说明，参照图6所示，对于连接垫220与相邻的半导体层211之间具有间距的情况，栅极结构212可以延伸至覆盖连接垫220的部分宽度区域，或者栅极结构212也可以延伸至覆盖连接垫220的整个宽度区域。参照图7所示，对于连接垫220的第一侧面220a和第二侧面220b分别与两侧的半导体层211连接的情况，栅极结构212只能延伸至覆盖连接垫220的部分宽度区域，以将相邻晶体管210的栅极结构212之间隔离开。
94.因此，参照图5所示，本实施例中，栅极结构212可以覆盖在沟道区的厚度方向的表面，也就是说，栅极结构212覆盖在沟道区的朝向衬底100的一侧表面和背离衬底100的一侧表面中的至少一者。为了使字线300能够与沿晶体管210的宽度方向(y方向)间隔的各晶体管210栅极结构212连接，本实施例中，字线300可以沿三维半导体结构1的平面方向延伸，具体可以沿字线300的宽度方向(y方向)延伸，相应的，位线400可以沿三维半导体的厚度方向(z方向)延伸。
95.以图5中所示的三维半导体结构1为例，栅极结构212覆盖在半导体层211的背离衬
底100的一侧表面，相应的，字线300设置在晶体管210的背离衬底100的一侧表面，字线300连接在栅极结构212上方。在其他实施方式中，栅极结构212也可以覆盖在半导体层211的朝向衬底100的一侧表面，相应的，字线300设置在晶体管210的朝向衬底100的一侧表面，字线300连接在栅极结构212下方。或者，半导体层211的厚度方向的两侧表面均设置有栅极结构212，相应的，对应沿晶体管210的宽度方向(y方向)间隔设置的一排晶体管210可以设置两条字线300，一条字线300连接在背离衬底100的栅极结构212上方，另一条字线300连接在朝向衬底100的栅极结构212下方。
96.继续参照图5所示，为了实现连接垫220与衬底100的电连接，三维半导体结构1中还设置有阵列排布有多个连接立柱500，结合图4所示，连接立柱500的底部连接在衬底100上，连接立柱500可以沿三维半导体结构1的厚度方向(z方向)延伸，并沿三维半导体结构1的平面方向阵列排布。例如，各连接立柱500与沿衬底100的平面方向阵列的各连接垫220对应，且连接立柱500贯穿堆叠结构200，连接立柱500的相应部位与z方向上的各连接垫220连接，以将z方向上的各连接垫220电连接至衬底100，实现将z方向上的各半导体层211的沟道区的残留电荷引导至衬底100并排出。
97.其中，为了提高三维半导体结构1的集成度，本实施例中，连接立柱500可以不占据单独的平面空间，例如，在三维半导体结构1的平面方向上，连接立柱500可以位于连接垫220所在的平面空间内。此时，连接立柱500可以贯穿连接垫220设置，即，连接立柱500插入连接垫220内，连接垫220包裹在连接立柱500的外周，以此实现连接垫220和连接立柱500的连接。
98.对此，继续参照图5所示，由于连接垫220连接在半导体层211的宽度方向的侧方，为减小连接垫220占据的平面空间，提高三维半导体结构1的集成度，连接垫220可以沿半导体层211的长度方向延伸，连接垫220的延伸长度可以小于半导体层211的长度，或者，连接垫220也可以延伸至其两端与半导体层211的两端平齐。
99.其中，连接垫220可以包括主体部221和连接部222，主体部221对应位于沟道区的侧方，连接部222位于主体部221的侧方，主体部221用于实现和沟道区的电连接，字线300覆盖在主体部221上，连接部222暴露在字线300之外，连接部222用于和连接立柱500连接，例如，连接立柱500可以贯穿连接部222，以实现将沟道区内残留的电荷引导至衬底100。
100.图5中示出了连接垫220延伸至其两端与半导体层211的两端平齐的情况，连接垫220的主体部221两侧的区域均为连接部222，为便于说明，将连接垫220上与半导体层211的源极区2111对应的区域定义为第一连接部2221，将连接垫220上与半导体层211的漏极区2113对应的区域定义为第二连接部2222。由于连接垫220具有位于主体部221两侧的第一连接部2221和第二连接部2222，因此，连接垫220可以通过第一连接部2221和第二连接部2222中的至少一者与衬底100电连接。例如，对应z方向上的各连接垫220可以设置一根连接立柱500，连接立柱500贯穿第一连接部2221或第二连接部2222；或者，对应z方向上的连接垫220可以设置两根连接立柱500，两根连接立柱500分别贯穿第一连接部2221和第二连接部2222。
101.图9为另一种三维半导体结构的存储单元的透视图。参照图9所示，图中示出了连接垫220的延伸长度小于半导体层211的长度的情况，具体的，连接垫220沿其长度方向上对应半导体层211的沟道区和漏极区2113，也就是说，连接垫220的连接部222仅与漏极区2113
对应，此时，对应z方向的连接垫220可以设置一根连接立柱500，该连接立柱500贯穿连接垫220的对应漏极区2113的连接部222。
102.在其他实施方式中，连接垫220沿其长度方向也可以对应半导体层211的源极区2111和漏极区2113，也就是说，连接垫220的连接部222仅与源极区2111对应，此时，对应z方向的连接垫220可以设置一根连接柱，该连接柱贯穿连接垫220的对应源极区2111的连接部222。
103.另外，图4中未示出的是，堆叠结构200还包括多个支撑层(图中未示出)和多个隔离层(图中未示出)。支撑层和存储单元阵列201沿三维半导体结构1的厚度方向(z方向)依次交替的堆叠在衬底100上；隔离层沿三维半导体结构1的平面方向阵列排布，且隔离层沿三维半导体结构1的厚度方向(z方向)间隔设置，隔离层位于相邻晶体管210之间，并填充堆叠结构200的剩余间隙。
104.需要说明的是，设置支撑层，一方面便于存储单元阵列201在三维半导体结构1的厚度方向(z方向)上堆叠，以便于对存储单元阵列201进行支撑；另一方面，可以使相邻存储单元阵列201之间电性隔离。设置隔离层，可以使相邻晶体管210之间电性隔离，避免晶体管210相互干扰。
105.本实施例还提供一种三维半导体结构1的制作方法，该三维半导体结构1的制作方法可以用于制作上述的三维半导体结构1。
106.图10为本公开实施例提供的三维半导体结构的制作方法的步骤流程图。参照图10所示，该三维半导体结构1的制作方法包括：
107.s100、提供衬底。
108.结合图4所示，首先提供一衬底100，衬底100的材料可以是单晶硅、多晶硅、无定型硅、硅锗化合物或绝缘体上硅等，或者，衬底100的材料还可以是本领域技术人员已知的其他材料。
109.s200、在衬底上形成堆叠结构；堆叠结构包括沿衬底的厚度方向堆叠的多个存储单元阵列，每个存储单元阵列包括沿衬底的平面方向阵列排布的多个晶体管和多个连接垫；其中，
110.晶体管包括沿衬底的平面方向延伸的半导体层，半导体层沿其长度方向依次设置有源极区、沟道区和漏极区；连接垫设置于半导体层的宽度方向的侧方并与半导体层连接，连接垫与衬底电连接，且连接垫与沟道区电连接。
111.结合图4所示，形成堆叠结构200时，可以先在衬底100上依次形成叠设的多个叠层，以三维半导体结构1包括层叠的四层存储单元阵列201为例，可以在衬底100上依次形成四层叠层，每层叠层例如可以包括依次层叠的绝缘层和半导体材料层，半导体材料层可以由半导体材料(例如硅、锗或硅锗)形成，绝缘层可以由硅氧化物、硅氮化物或硅氮氧化物中的至少一种形成。
112.其中，绝缘层例如可以作为间隔在各层存储单元阵列201之间的支撑层，半导体材料层用于形成各晶体管210的半导体层211。
113.结合图4所示，形成多个叠层之后，通过光刻工艺使半导体材料层图案化，形成各晶体管210的半导体层211和各连接垫220，其中，每层半导体材料层图案化为沿衬底100的平面方向阵列排布的多个半导体层211和多个连接垫220，沿衬底100的厚度方向层叠的各
层半导体材料层图案化形成的各半导体层211和各连接垫220沿衬底100的厚度方向(z方向)间隔设置。
114.示例性的，半导体材料层图案化后，形成的每个图案包括对应晶体管210的半导体层211的区域和对应连接垫220的区域，以半导体材料层为p型掺杂的硅层为例，半导体材料层图案化后，可以在遮盖住每个图案对应晶体管210的半导体层211的区域和对应连接垫220的区域，在图案上对应半导体层211的源极区2111和漏极区2113的区域进行n型掺杂，以形成半导体层211的源极区2111和漏极区2113。
115.形成晶体管210的半导体层211和连接垫220之后，再在堆叠结构200中形成连接在各晶体管210的栅极结构212，栅极结构212连接在半导体层211朝向衬底100的一侧表面和背离衬底100的一侧表面中的至少一者，以在堆叠结构200中形成各晶体管210。形成各晶体管210之后，在各晶体管210之间的间隙填充绝缘材料，以使晶体管210之间保持电性隔离。
116.之后，再形成与各晶体管210的栅极结构212连接的各字线300，并且，形成贯穿堆叠结构200的各位线400和连接立柱500。最后，再在堆叠结构200中形成各电容230，使电容230与各晶体管210的半导体层211的漏极区2113连接。
117.在本公开的描述中，需要说明的是，文中使用的术语“层”可以指包括具有一定厚度的区域的材料部分。层可以在整个的下层结构或上覆结构之上延伸，或者可以具有比下层或上覆结构的范围小的范围。此外，层可以是匀质或者非匀质的连续结构的一个区域，其厚度小于该连续结构的厚度。例如，层可以位于连续结构的顶表面和底表面之间或者顶表面和底表面处的任何成对的横向平面之间。层可以横向延伸、垂直延伸和/或沿锥形表面延伸。衬底可以是层，可以在其中包括一个或多个层，和/或可以具有位于其上、其以上和/或其以下的一个或多个层。层可以包括多个层。例如，互连层可以包括一个或多个导体和接触层(在其内形成触点、互连线和/或过孔)以及一个或多个电介质层。
118.需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本公开和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本公开的限制。
119.最后应说明的是：以上各实施例仅用以说明本公开的技术方案，而非对其限制；尽管参照前述各实施例对本公开进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本公开各实施例技术方案的范围。