半导体器件及其制造方法与流程

1.本技术涉及半导体制造技术领域，尤其涉及半导体器件及其制造方法。


背景技术：

2.nand闪存是一种比硬盘驱动器更好的存储设备，随着人们追求功耗低、质量轻和性能佳的非易失存储产品，在电子产品中得到了广泛的应用。平面结构的nand闪存已近实际扩展的极限，为了进一步的提高存储容量，降低每比特的存储成本，提出了3d结构的nand存储器。
3.三维存储器的制造过程中，会对沟道插塞进行离子注入，而离子注入的过程会破坏电荷存储层，使得tsg(顶部选择栅极)的阈值电压不稳定，从而影响顶部选择栅极的控制能力。


技术实现要素：

4.为解决上述技术问题，本技术提供半导体器件及其制造方法，通过去除破坏的电荷存储层，使得顶部选择栅极具有稳定的阈值电压。
5.本技术一方面提供一种半导体器件的制造方法，所述半导体器件的制造方法包括以下步骤：在衬底上形成绝缘层与牺牲层交替层叠的堆叠层；在所述堆叠层的远离所述衬底的一侧形成顶层牺牲层；形成贯穿所述顶层牺牲层、堆叠层并延伸至衬底的沟道孔；在所述沟道孔内壁上形成初始电荷存储层以及沟道层；从所述初始电荷存储层的远离所述衬底的一侧刻蚀去除部分初始电荷存储层，以形成电荷存储层以及位于所述电荷存储层远离所述衬底的一侧的间隙，其中，所述电荷存储层的远离所述衬底的一侧低于所述顶层牺牲层的靠近所述衬底的一侧；以及在至少部分所述间隙中形成介电层。
6.本技术另一方面还提供一种半导体器件，所述半导体器件包括半导体层、叠层结构、顶部选择栅极层、沟道结构以及介电层。所述叠层结构包括设于所述半导体层上的交替层叠的绝缘层与控制栅极层。所述顶部选择栅极层位于所述叠层结构上的远离所述半导体层的一侧。所述沟道结构包括贯穿所述顶部选择栅极层及所述叠层结构并延伸至所述半导体层的电荷存储层及沟道层，所述电荷存储层的远离所述半导体层的一侧低于所述顶部选择栅极层的靠近所述半导体层的一侧。所述介电层介于所述沟道层与所述顶部选择栅极层之间，且位于所述电荷存储层的远离所述第一半导体层的一侧。
7.本技术提供的半导体器件及其制造方法，通过去除初始电荷存储层的位于顶层牺牲层与沟道层之间的部分形成间隙，并在至少部分所述间隙中形成介电层，可使得顶层牺牲层被导电材料替换后形成的顶部选择栅极具有稳定的阈值电压。
附图说明
8.为了更清楚地说明本技术的技术方案，下面将对实施方式中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本技术一些实施方式，对于本领域普通技术
人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
9.图1为本技术实施例提供的半导体器件的制造方法的流程图。
10.图2至图7分别为图1中步骤s101至步骤s106完成后得到的半导体器件的截面结构示意图。
11.图8为本技术另一实施例提供的形成介电层后的半导体器件的截面结构示意图。
12.图9为图8中b的放大示意图。
13.图10为本技术再一实施例提供的形成介电层后的半导体器的截面结构示意图。
14.图11为图10中c的放大图。
15.图12为图7中a的放大图。
16.图13为形成阻挡层和隧穿层后的半导体器件的截面结构示意图。
17.图14为形成栅线隙后的半导体器件的截面结构示意图。
18.图15为去除顶层牺牲层后的半导体器件的截面结构示意图。
19.图16为形成顶部选择栅极后的半导体器件的截面结构示意图。
20.图17为形成填充部后的半导体器件的截面结构示意图。
21.图18为本技术另一实施例提供的衬底的截面结构示意图。
22.图19为形成半导体层后的半导体器件的截面结构示意图。
23.图20为本技术实施例提供的半导体器件的截面结构示意图。
24.图21为本技术另一实施例提供的半导体器件的截面结构示意图。
25.图22为图21中e的放大图。
26.图23为本技术再一实施例提供的半导体器件的截面结构示意图。
27.图24为图23中f的放大图。
28.图25为图20中d的放大图。
29.主要元件符号说明：
30.半导体器件
ꢀꢀꢀꢀꢀꢀꢀꢀ
100
31.衬底
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
10
32.堆叠层
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
20
33.绝缘层
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
21
34.牺牲层
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
22
35.顶层牺牲层
ꢀꢀꢀꢀꢀꢀꢀꢀ
30
36.顶层绝缘层
ꢀꢀꢀꢀꢀꢀꢀꢀ
35
37.沟道孔
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
40
38.初始电荷存储层
ꢀꢀꢀꢀ
511
39.电荷存储层
ꢀꢀꢀꢀꢀꢀꢀꢀ
512
40.阻挡层
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
513
41.隧穿层
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
514
42.沟道层
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
52
43.沟道绝缘部
ꢀꢀꢀꢀꢀꢀꢀꢀ
53
44.沟道插塞
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
54
45.间隙
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
60
46.空腔
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
65
47.介电层
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
70
48.空腔
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
80
49.栅线隙
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
90
50.顶层凹槽
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
31
51.顶部选择栅极层
ꢀꢀꢀꢀ
32
52.第一凹槽
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
23
53.控制栅极层
ꢀꢀꢀꢀꢀꢀꢀꢀ
24
54.栅极氧化层
ꢀꢀꢀꢀꢀꢀꢀꢀ
91
55.粘合层
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
92
56.填充部
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
93
57.绝缘部
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
931
58.半导体部
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
932
59.第一半导体层
ꢀꢀꢀꢀꢀꢀ
11
60.第一停止层
ꢀꢀꢀꢀꢀꢀꢀꢀ
12
61.第二半导体层
ꢀꢀꢀꢀꢀꢀ
13
62.第二停止层
ꢀꢀꢀꢀꢀꢀꢀꢀ
14
63.第三半导体层
ꢀꢀꢀꢀꢀꢀ
15
64.半导体器件
ꢀꢀꢀꢀꢀꢀꢀꢀ
100
65.半导体层
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
16
66.叠层结构
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ267.沟道结构
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
50
具体实施方式
68.下面将结合本技术实施例中的附图，对本技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本技术一部分实施例，而不是全部的实施例。基于本技术中的实施例，本领域普通技术人员在没有付出创造性劳动前提下所获得的所有其他实施例，都属于本技术保护的范围。
69.本技术的描述中，术语“第一”、“第二”、“第三”是用于区别不同对象，而不是用于描述特定顺序，另外，术语“上”、“内”、“外”等指示的方位或者位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本技术和简化描述，而不是指示或者暗示所指的装置或者元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本技术的限制。
70.需要说明的是，本发明实施例中所提供的图示仅以示意方式说明本发明的基本构想，虽图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局形态也可能更复杂。
71.请一并参阅图1至图7，图1为本技术实施例提供的半导体器件的制造方法的流程图，图2至图7为图1中各步骤完成后得到的半导体器件的截面结构示意图。如图1所示，所述
半导体器件的制造方法包括以下步骤：
72.s101：在衬底10上形成绝缘层21与牺牲层22交替层叠的堆叠层20，得到如图2所示的半导体器件。
73.s102：在所述堆叠层20的远离所述衬底10的一侧形成顶层牺牲层30，得到如图3所示的半导体器件。
74.s103：形成贯穿所述顶层牺牲层30、堆叠层20并延伸至衬底10的沟道孔40，得到如图4所示的半导体器件。
75.s104：在所述沟道孔40内壁上形成初始电荷存储层511以及沟道层52，得到如图5所示的半导体器件。
76.s105：从所述初始电荷存储层511的远离所述衬底10的一侧刻蚀去除部分初始电荷存储层511，以形成电荷存储层512以及位于所述电荷存储层512远离所述衬底10的一侧的间隙60，其中，所述电荷存储层512的远离所述衬底10的一侧低于所述顶层牺牲层30的靠近所述衬底10的一侧，得到如图6所示的半导体器件。
77.s106：在至少部分所述间隙60中形成介电层70，得到如图7所示的半导体器件。
78.本技术实施例提供的半导体器件的制造方法，去除部分初始电荷存储层511，使得形成的电荷存储层512的远离所述衬底10的一侧低于所述顶层牺牲层30的靠近所述衬底10的一侧并形成所述间隙60，再填充该间隙60的远离所述衬底10的一侧，本技术的制造方法通过去除所述初始电荷存储层511的位于所述顶层牺牲层30与所述沟道层52之间的部分，并在去除部分初始电荷存储层511后填充所述介电层70，使得所述顶层牺牲层30被导电材料替换后形成的顶部选择栅极具有稳定的阈值电压。
79.其中，所述顶层牺牲层30可包括至少一层。在所述顶层牺牲层30包括一层顶层牺牲层30时，所述电荷存储层512的远离所述衬底10的一侧低于该顶层牺牲层30的靠近所述衬底10的一侧；在所述顶层牺牲层30包括多层顶层牺牲层30时，相邻的两层顶层牺牲层30之间形成有绝缘层21，所述电荷存储层512的远离所述衬底10的一侧至少低于所述多层顶层牺牲层30中的位于最顶层的顶层牺牲层30的靠近所述衬底10的一侧。其中，所述多层顶层牺牲层30中的位于最顶层的顶层牺牲层30为距离所述衬底10最远的顶层牺牲层30。其中，在一些实施例中，所述电荷存储层512的远离所述衬底10的一侧低于所述多层顶层牺牲层30中的位于最底层的顶层牺牲层30的靠近所述衬底10的一侧。其中，所述多层顶层牺牲层30中的位于最底层的顶层牺牲层30为最接近所述衬底10的顶层牺牲层30。
80.其中，所述衬底10的材料可为半导体材料，例如，硅、锗、碳化硅等。
81.其中，所述堆叠层20包括至少一层绝缘层21以及至少一层牺牲层22。在一些实施例中，所述在衬底10上形成绝缘层21与牺牲层22交替层叠的堆叠层20，包括：在所述衬底10上形成所述绝缘层21；在所述绝缘层21的远离所述衬底10的一侧形成所述牺牲层22；重复交替层叠形成所述绝缘层21以及所述牺牲层22，以形成所述堆叠层20。在一些实施例中，所述至少一层绝缘层21的层数比所述至少一层牺牲层22的层数多一层。其中，所述绝缘层21的材料为绝缘材料，例如二氧化硅、碳掺杂的二氧化硅等。所述牺牲层22的材料为绝缘材料，例如氮化硅等。
82.在一些实施例中，可通过化学气相沉积工艺形成所述绝缘层21，例如，将所述衬底10放置于垂直式炉管的反应腔室内，向反应腔室通入teos(正硅酸乙酯)与载气n2，teos分
解产生二氧化硅，所述二氧化硅均匀沉积于所述衬底10上而形成所述绝缘层21；又例如，将所述衬底10放置于垂直式炉管的反应腔室内，向反应腔室通入dcs(二氯硅烷)与n2o，dcs与n2o反应生成sio2、n2和hcl，生成的sio2均匀沉积于所述衬底10上而形成所述绝缘层21。
83.在其它一些实施例中，可通过原子层沉积工艺形成所述绝缘层21，例如，将所述衬底10放置于垂直式炉管的反应腔室内，向反应腔室通入si[n(ch3)3]3h与o3，si[n(ch3)3]3h与o3反应生成二氧化硅，生成的二氧化硅均匀沉积于所述衬底10上而形成所述绝缘层21。
[0084]
在一些实施例中，可通过化学气相沉积工艺形成所述牺牲层22，例如，向反应腔室通入dcs(二氯硅烷)与氨气，dcs与氨气反应生成氮化硅，生成的氮化硅均匀沉积于所述绝缘层21上而形成所述牺牲层22；又例如，向反应腔室通入sih4与氨气，sih4与氨气反应生成氮化硅，生成的氮化硅均匀沉积于所述绝缘层21上而形成所述牺牲层22。
[0085]
其中，所述顶层牺牲层30可包括氮化硅。
[0086]
其中，所述初始电荷存储层511的材料可为绝缘材料。在一些实施例中，所述初始电荷存储层511包括氮化硅。所述沟道层52的材料可为半导体材料，例如多晶硅。
[0087]
其中，所述介电层70的材料可为绝缘材料。在一些实施例中，所述介电层70可包括二氧化硅、碳掺杂的二氧化硅、氮掺杂的二氧化硅中的至少一种。
[0088]
其中，步骤s102中，可通过化学气相沉积工艺形成所述顶层牺牲层30，具体的工艺过程可参考前述的形成所述牺牲层22的过程，此处不再赘述。
[0089]
在一些实施例中，在形成所述顶层牺牲层30之后，形成所述沟道孔40之前，所述半导体器件的制造方法还包括：在所述顶层牺牲层30的远离所述衬底10的一侧形成顶层绝缘层35，如图3所示。
[0090]
其中，所述顶层绝缘层35的材料可为绝缘材料，例如，二氧化硅、碳掺杂的二氧化硅等。
[0091]
其中，可通过化学气相沉积工艺或者原子层沉积工艺形成所述顶层绝缘层35，具体的工艺过程可参考前述的形成所述绝缘层21的过程，此处不再赘述。
[0092]
其中，所述沟道孔40的数量为至少一个。
[0093]
在一些实施例中，步骤s103中，所述形成贯穿所述顶层牺牲层30、堆叠层20并延伸至衬底10的沟道孔40，包括：沿所述绝缘层21与所述牺牲层22的层叠方向刻蚀所述顶层绝缘层35、顶层牺牲层30及堆叠层20以形成呈柱形的至少一个沟道孔40，所述沟道孔40贯穿所述顶层绝缘层35、顶层牺牲层30及堆叠层20并延伸至衬底10，得到如图4所示的半导体器件。
[0094]
其中，可通过光刻工艺以及刻蚀工艺形成所述至少一个沟道孔40，具体的，在所述顶层绝缘层35的远离所述衬底10的一侧旋涂光刻胶而形成覆盖所述顶层绝缘层35顶部的光刻胶层，通过曝光和显影工艺去除部分光刻胶层，以在所述光刻胶层中形成至少一个开口，所述至少一个开口露出部分所述顶层绝缘层35，再通过干法和/或湿法刻蚀工艺从所述至少一个开口依次刻蚀所述顶层绝缘层35、顶层牺牲层30、所述至少一层绝缘层21及所述至少一层牺牲层22而形成呈柱形的至少一个沟道孔40。
[0095]
在一些实施例中，步骤s105中，所述刻蚀去除部分初始电荷存储层511，包括：使用湿法刻蚀工艺刻蚀去除部分初始电荷存储层511。
[0096]
在一些实施例中，所述使用湿法刻蚀工艺刻蚀去除部分初始电荷存储层511，包
括：将所述半导体器件浸泡于热磷酸溶液中预设时间，通过所述热磷酸刻蚀所述初始电荷存储层511。
[0097]
具体的，使用湿法刻蚀机台进行刻蚀，所述湿法刻蚀机台包括刻蚀槽，在刻蚀槽中盛装热磷酸溶液，将所述半导体器件完全浸泡于所述热磷酸溶液中，所述热磷酸溶液从所述初始电荷存储层511的远离所述衬底10的一侧选择性地刻蚀所述初始电荷存储层511，通过控制浸泡时间t，使得所述初始电荷存储层511的部分被去除直至所述初始电荷存储层511的剩余部分的远离所述衬底10的一侧低于所述顶层牺牲层30靠近所述衬底10的一侧，该剩余部分即为所述电荷存储层512。其中，所述浸泡时间t可根据所述顶层绝缘层35及所述顶层牺牲层30的厚度之和t以及所述热磷酸溶液的刻蚀速率v计算得出，t》t/v，所述顶层绝缘层35的厚度及所述顶层牺牲层30的厚度可通过膜厚测量仪测量得出，所述顶层绝缘层35的厚度、所述顶层牺牲层30的厚度分别为所述顶层绝缘层35、所述顶层牺牲层30在所述层叠方向上的尺寸，其中，所述层叠方向为所述绝缘层21与所述牺牲层22的层叠方向。
[0098]
其中，所述热磷酸溶液的体积分数范围可为85％～88％，所述热磷酸溶液的温度范围可为155℃～165℃。
[0099]
在其它一些实施例中，可将所述半导体器件完全浸泡于氢氟酸溶液中，通过氢氟酸刻蚀去除部分所述初始电荷存储层511。
[0100]
在其它一些实施例中，可通过干法刻蚀工艺刻蚀所述初始电荷存储层511，具体的，将半导体器件置于icp(电感耦合等离子体)设备的反应腔室中，向反应腔室通入含氟气体，例如，chf3，所述设备产生的等离子体与所述含氟气体共同作用同时刻蚀去除部分所述初始电荷存储层511。
[0101]
在一些实施例中，步骤s106中，可通过化学气相沉积工艺或者原子层沉积工艺形成所述介电层70。
[0102]
其中，可通过控制沉积速率以使得所述介电层70填满所述间隙60或者对所述间隙60进行部分填充。例如，可以较小的沉积速率沉积绝缘材料，该绝缘材料在所述间隙60的内壁生长直至填满所述间隙60；或者，以较大的沉积速率沉积绝缘材料，由于沉积速率较大，该绝缘材料会迅速在所述间隙60的开口处沉积生长，而封闭所述间隙60，从而形成填充在所述间隙60的远离所述衬底10的一侧的介电层70。
[0103]
请参阅图8与图9，图8为本技术一实施例提供的介电层70的结构示意图，图9为图8中b的放大示意图。在一些实施例中，如图8与图9所示，所述介电层70填满所述间隙60，且介于所述顶层牺牲层30与所述沟道层52之间。
[0104]
其中，可通过控制以较小的沉积速率沉积绝缘材料以使得所述介电层70填满所述间隙60。例如，可以相对小的沉积速率在所述间隙60的侧壁和底部上沉积绝缘材料，由于沉积过程较慢，绝缘材料会均匀地沉积在所述间隙60的侧壁和底部上，直至填满所述间隙60。
[0105]
在一些实施例中，可通过原子层沉积工艺形成所述介电层70，原子层沉积工艺可通过逐次沉积单原子层，使得形成的沉积层具有优异的一致性和厚度均一性。在使用原子层沉积工艺于所述间隙60内沉积绝缘材料时，绝缘材料能够非常均匀地沉积在所述间隙60的侧壁和底部上，直至填满所述间隙60，而形成所述介电层70。
[0106]
其中，通过去除所述初始电荷存储层511在离子掺杂时受损的部分，再形成所述介电层70以填满去除部分初始电荷存储层511后形成的间隙60，使得所述顶层牺牲层30与所
述沟道层52之间间隔有所述介电层70，从而可使得所述顶层牺牲层30被导电材料替换后形成的顶部选择栅极具有稳定的阈值电压。
[0107]
请参阅图10与图11，图10为本技术另一实施例提供的介电层70的结构示意图，图11为图10中c的放大示意图。在一些实施例中，如图10与图11所示，所述介电层70填充于所述间隙60的内侧，并且所述介电层70为空心结构。
[0108]
其中，可通过控制绝缘材料的沉积速率以形成空心结构的介电层70。例如，可以相对较小的沉积速率在所述间隙60的侧壁和底部上沉积绝缘材料，在所述间隙60的底部上的绝缘材料的厚度达到一定值之后，可以增加绝缘材料的沉积速率，由于绝缘材料的沉积速率在靠近所述间隙60开口的侧壁区可能比在远离开口的侧壁区大，因此在绝缘材料填充所述间隙60内部的缝隙部分之前，所述间隙60的开口会完全被绝缘材料填充而被封闭，由此，可形成空心结构的介电层70，即所述介电层70内部具有气隙。
[0109]
其中，可通过化学气相沉积、原子层沉积工艺中的至少一种在所述间隙60内沉积绝缘材料。
[0110]
其中，通过去除所述初始电荷存储层511在离子掺杂时受损的部分，再形成空心的介电层70以部分填充间隙60，使得所述顶层牺牲层30与所述沟道层52之间间隔有空心的介电层70，从而可使得所述顶层牺牲层30被导电材料替换后形成的顶部选择栅极具有稳定的阈值电压。并且空心的介电层70可防止半导体器件的工作电压过高时介电层70被击穿，从而避免对顶部选择栅极的性能造成不良影响。
[0111]
请参阅图7与图12，图12为图7中a的放大图。在一些实施例中，如图7与图12所示，所述介电层70填充于所述间隙60的远离所述衬底10的一侧，所述介电层70和所述电荷存储层512之间形成空腔80。如图12所示，所述空腔80位于所述顶层牺牲层30与所述沟道层52之间。
[0112]
其中，所述介电层70填充于所述间隙60的远离所述衬底10的一侧，即所述介电层70填充于所述间隙60的顶部，以形成介于所述沟道层52与所述顶层牺牲层30之间的封闭的空腔80。通过形成介于所述沟道层52与所述顶层牺牲层30之间的封闭的空腔80，使得所述顶层牺牲层30后续被导电材料置换后形成的顶部选择栅极与所述沟道层52之间存在空腔80，而使得顶部选择栅极具有稳定的阈值电压，并且由于顶部选择栅极与所述沟道层52之间为空腔80，因此可避免介电层70填满间隙60时，半导体器件的工作电压过高击穿介电层70，而影响顶部选择栅极的性能。
[0113]
其中，可通过控制以较大的沉积速率沉积绝缘材料以使得介电层70仅填充在所述间隙60的顶部。例如，可以相对较大的沉积速率沉积绝缘材料，由于绝缘材料的沉积较快，绝缘材料会快速在所述间隙60的开口处沉积生长而封闭所述间隙60，使得绝缘材料不能进入所述间隙60内进而不会在所述间隙60的侧壁和底部上沉积，从而绝缘材料仅填充在所述间隙60的顶部。
[0114]
在一些实施例中，可通过常压化学气相沉积(apcvd)工艺形成所述介电层70，其中，常压化学气相沉积工艺的沉积速率较大，绝缘材料可快速在所述间隙60的开口处沉积生长而封闭所述间隙60，从而绝缘材料仅填充在所述间隙60的顶部，使得形成的所述介电层70填充于所述间隙60的远离所述衬底10的一侧，所述间隙60未被绝缘材料填充的部分则形成所述空腔80，该空腔80介于所述沟道层52与所述顶层牺牲层30之间，可使得所述顶层
牺牲层30后续被导电材料替换后形成的顶部选择栅极的阈值电压稳定。
[0115]
在一些实施例中，所述介电层70填充所述间隙60的顶部，并且覆盖所述间隙60的侧壁的至少部分和/或所述间隙60的底部的至少部分。
[0116]
请参阅图13，图13为形成阻挡层和隧穿层后的半导体器件的截面结构示意图。在一些实施例中，在步骤s105之前，所述半导体器件的制造方法还包括：在所述沟道孔40内壁上形成阻挡层513和隧穿层514，所述阻挡层513、初始电荷存储层511、隧穿层514以及沟道层52依次形成于所述沟道孔40的内壁，如图13所示。
[0117]
其中，所述间隙60介于所述阻挡层513与所述隧穿层514之间，如图6所示。
[0118]
在一些实施例中，所述阻挡层513、初始电荷存储层511及隧穿层514呈环形覆盖于所述沟道孔40的内壁。
[0119]
其中，所述阻挡层513与所述隧穿层514均可包括二氧化硅。
[0120]
其中，形成所述阻挡层513与所述隧穿层514的工艺过程可参考前述的形成绝缘层21的过程，形成所述初始电荷存储层511的工艺过程可参考前述的形成牺牲层22的过程。
[0121]
其中，可通过化学气相沉积工艺或者原子层沉积工艺形成所述沟道层52，例如，将半导体器件放置于垂直式炉管的反应腔室内，向反应腔室通入硅烷或者乙硅烷，硅烷或者乙硅烷分解产生多晶硅，所述多晶硅均匀沉积于所述隧穿层514上而形成所述沟道层52。
[0122]
在一些实施例中，所述隧穿层514包括二氧化硅和氮化硅，所述半导体器件的制造方法还包括：刻蚀去除所述隧穿层514的氮化硅。其中，所述刻蚀去除所述隧穿层514的氮化硅与刻蚀去除部分初始电荷存储层511同时进行。
[0123]
在一些实施例中，如图9与图11所示，所述介电层70覆盖所述阻挡层513的部分内表面以及所述隧穿层514的部分外表面。其中，所述阻挡层513的内表面为所述阻挡层513的侧壁的靠近所述隧穿层514的一面，所述隧穿层514的外表面为所述隧穿层514的侧壁的靠近所述阻挡层513的一面。
[0124]
在一些实施例中，如图12所示，所述阻挡层513、电荷存储层512、隧穿层514及介电层70配合形成封闭的空腔80。
[0125]
在一些实施例中，在形成所述沟道层52之后，所述半导体器件的制造方法还包括：在远离所述衬底10的一侧形成沟道插塞54，所述沟道插塞54与所述沟道层52连接，如图5所示。
[0126]
在一些实施例中，在形成所述沟道插塞54之前，所述半导体器件的制造方法还包括：在所述沟道孔40内形成沟道绝缘部53，如图5所示。
[0127]
其中，所述在远离所述衬底10的一侧形成沟道插塞54，具体可包括：在所述沟道绝缘部53的远离所述衬底10的一侧形成沟道插塞54，如图5所示。
[0128]
其中，所述沟道绝缘部53的材料可包括绝缘材料。在一些实施例中，所述沟道绝缘部53的材料包括二氧化硅。
[0129]
其中，形成的所述沟道绝缘部53可为实心结构，或者，可为空心结构，即所述沟道绝缘部53内具有气隙。
[0130]
其中，形成所述沟道绝缘部53的工艺过程可参考前述的形成绝缘层21的过程。
[0131]
其中，所述沟道插塞54的材料可为半导体材料，例如多晶硅。
[0132]
其中，形成所述沟道插塞54的工艺过程可参考前述的形成所述沟道层52的过程。
[0133]
在一些实施例中，在从所述初始电荷存储层511的远离所述衬底10的一侧刻蚀去除部分初始电荷存储层511之前，所述半导体器件的制造方法还包括：从所述沟道插塞54的远离所述衬底10的一侧对所述沟道插塞54进行离子掺杂。
[0134]
其中，可通过离子注入或者热扩散等离子掺杂工艺对所述沟道插塞54进行离子掺杂。通过对所述沟道插塞54进行离子掺杂，可增强所述沟道插塞54的导电能力。
[0135]
在一些实施例中，可对所述沟道插塞54进行n型离子掺杂。例如，向所述沟道插塞54掺杂含磷(p)或者含砷(as)的n型掺杂剂。
[0136]
在一些实施例中，所述半导体器件的制造方法还包括：形成贯穿所述顶层牺牲层30、堆叠层20并延伸至衬底10的栅线隙90，得到如图14所示的半导体器件；刻蚀去除所述顶层牺牲层30以形成顶层凹槽31，得到如图15所示的半导体器件；以及于所述顶层凹槽31内填充导电材料以形成顶部选择栅极层32，得到如图16所示的半导体器件。
[0137]
其中，可沿层叠方向刻蚀所述顶层绝缘层35、顶层牺牲层30以及堆叠层20以形成所述栅线隙90。
[0138]
其中，所述层叠方向为所述绝缘层21与所述牺牲层22的层叠方向。
[0139]
其中，所述导电材料可为金属材料，例如钨、铝、金等。
[0140]
其中，可通过光刻工艺和刻蚀工艺形成所述栅线隙90，具体的工艺过程可参考前述的形成所述沟道孔40的过程。
[0141]
其中，可通过湿法刻蚀工艺和/或干法刻蚀工艺刻蚀去除所述顶层绝缘层35以及顶层牺牲层30。例如，将所述半导体器件浸泡在氢氟酸溶液中，或者将所述半导体器件浸泡在热磷酸溶液中，通过氢氟酸或者热磷酸溶液刻蚀去除顶层绝缘层35以及顶层牺牲层30。
[0142]
其中，可通过化学气相沉积工艺或原子层沉积工艺在所述顶层凹槽31内沉积导电材料以形成所述顶部选择栅极层32。
[0143]
请再次参阅图15，在一些实施例中，所述半导体器件的制造方法还包括：刻蚀去除所述至少一层牺牲层22以形成至少一个第一凹槽23，得到如图15所示的半导体器件；以及在所述至少一个第一凹槽23内填充导电材料以形成至少一层控制栅极层24，得到如图16所示的半导体器件。在一些实施例中，所述刻蚀去除所述至少一层牺牲层22可与所述刻蚀去除所述顶层牺牲层30同时进行。所述在所述第一凹槽23内填充导电材料可与在所述顶层凹槽31内填充导电材料同时进行。
[0144]
其中，所述导电材料可为金属材料，例如，钨、铝、金等。
[0145]
其中，可通过湿法刻蚀工艺和/或干法刻蚀工艺刻蚀去除所述至少一层牺牲层22。例如，将所述半导体器件浸泡在热磷酸溶液中，通过热磷酸溶液刻蚀去除所述至少一层牺牲层22。
[0146]
其中，可通过化学气相沉积工艺或原子层沉积工艺在所述至少一个第一凹槽23的内壁上沉积导电材料以形成所述至少一层控制栅极层24。
[0147]
请再次参阅图16，在一些实施例中，在所述顶层凹槽31以及第一凹槽23内填充导电材料之前，所述半导体器件的制造方法还包括在所述顶层凹槽31以及第一凹槽23内壁上形成栅极氧化层91；以及在所述栅极氧化层91上形成粘合层92，得到如图16所示的半导体器件。
[0148]
其中，所述栅极氧化层91可包括二氧化硅，所述粘合层92可包括氮化钛。
[0149]
其中，可通过化学气相沉积工艺或者原子层沉积工艺形成所述栅极氧化层91以及粘合层92。
[0150]
请参阅图17，图17为形成填充部93后的半导体器件截面结构示意图。在一些实施例中，在形成所述顶部选择栅极层32之后，所述半导体器件的制造方法还包括：形成填充于所述栅线隙90内部的填充部93，得到如图17所示的半导体器件。
[0151]
在一些实施例中，如图17所示，所述填充部93可包括绝缘部931以及半导体部932。
[0152]
其中，所述绝缘部931可包括二氧化硅、碳掺杂的二氧化硅、氮掺杂的二氧化硅等。所述半导体部932可包括多晶硅等。
[0153]
其中，可通过高温原子层沉积工艺形成所述填充部93，在使用高温原子层沉积工艺形成所述填充部93时，高温环境会提高所述介电层70的致密度，使得所述介电层70不易被击穿，从而有利于提升顶部选择栅极的工作性能。
[0154]
在一些实施例中，如图18所示，所述衬底10可包括层叠形成的第一半导体层11、第一停止层12、第二半导体层13、第二停止层14以及第三半导体层15。其中，所述第一停止层12及第二停止层14可包括绝缘材料，例如二氧化硅。所述第一半导体层11、第二半导体层13及第三半导体层15均可包括半导体材料，例如硅、锗、碳化硅等。在其它实施例中，所述衬底10可不包括第一半导体层11。
[0155]
其中，所述在衬底10上形成绝缘层21与牺牲层22交替层叠的堆叠层20，包括：在所述第一半导体层11的远离所述第一停止层12的一侧形成绝缘层21与牺牲层22交替层叠的堆叠层20，得到如图18所示的半导体器件。
[0156]
在一些实施例中，所述半导体器件的制造方法还包括：去除所述第三半导体层15、第二停止层14、第二半导体层13、第一停止层12、部分阻挡层513、部分电荷存储层512以及部分隧穿层514，以露出所述第一半导体层11；在所述第一半导体层11的远离所述堆叠层20的一侧形成半导体层16，得到如图19所示的半导体器件。
[0157]
其中，可通过湿法刻蚀工艺或者干法刻蚀工艺去除所述第三半导体层15、第二停止层14、第二半导体层13、第一停止层12、部分阻挡层513、部分电荷存储层512以及部分隧穿层514。
[0158]
在一些实施例中，所述半导体层16可为离子掺杂的多晶硅层。
[0159]
在一些实施例中，可通过化学气相沉积、物理气相沉积或者原子层沉积等薄膜沉积工艺在所述第一半导体层11的远离所述堆叠层20的一侧沉积多晶硅，并进行离子掺杂，以形成所述半导体层16。在一种可选的实施例中，进行n型离子掺杂。例如，掺杂含磷(p)或者含砷(as)的n型掺杂剂。
[0160]
请参阅图20，图20为本技术实施例提供的半导体器件100的截面结构示意图。如图20所示，所述半导体器件100包括：半导体层16、叠层结构2、顶部选择栅极层32、沟道结构50以及介电层70。所述叠层结构2，包括设于所述半导体层16上的交替层叠的绝缘层21与控制栅极层24。所述顶部选择栅极层32位于所述叠层结构2上的远离所述半导体层16的一侧。所述沟道结构50包括贯穿所述顶部选择栅极层32及所述叠层结构2并延伸至所述半导体层16的电荷存储层512及沟道层52，所述电荷存储层512的远离所述半导体层16的一侧低于所述顶部选择栅极层32的靠近所述半导体层16的一侧。所述介电层70介于所述沟道层52与所述顶部选择栅极层32之间，且位于所述电荷存储层512的远离所述半导体层16的一侧。
[0161]
在一些实施例中，所述介电层70的远离所述半导体层16的一侧高于或齐平于所述顶部选择栅极层32的远离所述半导体层16的一侧。
[0162]
其中，所述半导体器件100可通过前述的任一实施例所述的半导体器件的制造方法制成。其中，所述半导体层16可为离子掺杂的多晶硅层。
[0163]
本技术实施例提供的半导体器件100，所述电荷存储层512的远离所述半导体层16的一侧低于所述顶部选择栅极层32的靠近所述半导体层16的一侧，所述电荷存储层512的远离所述半导体层16的一侧形成有介电层70，所述介电层70位于所述顶部选择栅极层32与所述沟道层52之间，可使得顶部选择栅极具有稳定的阈值电压。
[0164]
在一些实施例中，如图19所示，所述半导体器件100还可包括第一半导体层11，所述第一半导体层11设于所述叠层结构2和所述半导体层16之间。所述第一半导体层11可为多晶硅层。在其它实施例中，所述半导体器件100可不包含所述第一半导体层11。
[0165]
其中，所述顶部选择栅极层32可包括至少一层，在所述顶部选择栅极层32包括一层顶部选择栅极层32时，所述电荷存储层512的远离所述半导体层16的一侧低于该顶部选择栅极层32的靠近所述半导体层16的一侧；在所述顶部选择栅极层32包括多层顶部选择栅极层32时，所相邻的两层顶部选择栅极层32之间设有绝缘层21，所述电荷存储层512的远离所述半导体层16的一侧至少低于该多层顶部选择栅极层32中的位于最顶层的顶部选择栅极层32的靠近所述半导体层16的一侧，该多层顶部选择栅极层32中的位于最顶层的顶部选择栅极层32为距离所述半导体层16最远的顶部选择栅极层32。其中，在一些实施例中，所述电荷存储层512的远离所述半导体层16的一侧低于该多层顶部选择栅极层32中的位于最底层的顶部选择栅极层32的靠近所述半导体层16的一侧，该多层顶部选择栅极层32中的位于最底层的顶部选择栅极层32为最接近所述半导体层16的顶部选择栅极层32。
[0166]
请参阅图21至图24，图21为本技术另一实施例提供的半导体器件100的截面结构示意图，图22为图21中e的放大图，图23为本技术再一实施例提供的半导体器件100的截面结构示意图，图24为图23中f的放大图。在一些实施例中，如图21至图24所示，所述介电层70的靠近所述半导体层16的一侧延伸至所述电荷存储层512。
[0167]
通过在所述顶部选择栅极层32与所述沟道层52之间形成介电层70，可避免沟道层52中的电子进入位于顶部选择栅极层32与沟道层52之间的电荷存储层而影响顶部选择栅极的阈值电压的稳定性。
[0168]
在一些实施例中，如图22所示，所述介电层70为实心结构。
[0169]
在一些实施例中，如图24所示，所述介电层70为空心结构，即所述介电层70内部存在气隙。
[0170]
通过在所述顶部选择栅极层32与所述沟道层52之间形成空心的介电层70，不仅可防止沟道层52中的电子进入位于顶部选择栅极层32与沟道层52之间的电荷存储层，而且可防止半导体器件100工作电压较高时介电层70被击穿。
[0171]
请参阅图20与图25，图25为图20中d的放大图。在一些实施例中，如图20与图25所示，所述介电层70的靠近所述半导体层16的一侧与所述电荷存储层512间隔设置，以使得所述介电层70与所述电荷存储层512之间存在封闭的空腔80。
[0172]
通过设置所述介电层70与所述电荷存储层512间隔设置，以使得所述沟道层52与所述顶部选择栅极层32之间具有封闭的空腔80，不仅可防止沟道层52中的电子进入位于顶
部选择栅极层32与沟道层52之间的电荷存储层，而且可以避免介电层70被击穿的情况。
[0173]
在一些实施例中，如图20、图21与图23所示，所述沟道结构50还包括阻挡层513和隧穿层514，所述阻挡层513、电荷存储层512及隧穿层514依次设置，所述介电层70设于所述阻挡层513与所述隧穿层514之间。
[0174]
在一些实施例中，所述阻挡层513、电荷存储层512及隧穿层514均呈管状，所述电荷存储层512覆盖于所述阻挡层513的部分内表面，所述电荷存储层512的内表面被所述隧穿层514覆盖，并且所述阻挡层513以及所述隧穿层514均高于所述电荷存储层512，所述沟道层52呈环形覆盖于所述隧穿层514的内表面。
[0175]
在一些实施例中，如图21至图24所示，所述介电层70的靠近所述半导体层16的一侧延伸至所述电荷存储层512，并且所述介电层70覆盖所述阻挡层513的高于所述电荷存储层512的内表面以及所述隧穿层514的高于所述电荷存储层512的外表面。
[0176]
其中，所述阻挡层513的内表面为所述阻挡层513的侧壁的靠近所述隧穿层514的一面。所述隧穿层514的外表面为所述隧穿层514的侧壁的靠近所述阻挡层513的一面。所述荷存储层512的内表面为所述荷存储层512的侧壁的靠近所述隧穿层514的一面。
[0177]
在一些实施例中，所述介电层70可呈管状，并介于所述阻挡层513与所述隧穿层514之间且位于所述电荷存储层512的上方。
[0178]
在一些实施例中，如图24所示，所述阻挡层513、电荷存储层512、隧穿层514及介电层70配合形成封闭的空腔80。
[0179]
在一些实施例中，如图20、图21与图23所示，所述半导体器件100还包括顶层绝缘层35、沟道绝缘部53、沟道插塞54以及填充部93。所述顶层绝缘层35位于所述顶部选择栅极层32的远离所述叠层结构2的一侧。所述沟道绝缘部53设于所述沟道层52的远离所述隧穿层514的一侧，所述沟道插塞54位于所述沟道绝缘部53的远离所述半导体层16的一侧。所述填充部93沿所述绝缘层21与所述控制栅极层24的层叠方向贯穿所述顶层绝缘层35、顶部选择栅极层32以及叠层结构2并延伸至所述半导体层16。
[0180]
在一些实施例中，所述沟道层52呈管状。所述沟道绝缘部53填充于所述沟道层52环绕的环形空间内。
[0181]
其中，所述填充部93可包括绝缘部931和半导体部932，所述绝缘部931可呈管状，所述半导体部932可呈柱状，所述半导体部932填充于所述绝缘部931环绕的环形空间内。
[0182]
其中，所述半导体器件100可包括三维nand存储器、三维铁电存储器、dram等等。
[0183]
前述的半导体器件的制造方法可用于制造上述实施例提供的半导体器件100，所述半导体器件100与前述的半导体器件的制造方法相互对应，相关之处可以相互参照。
[0184]
需要说明的是，对于前述的各方法实施例，为了简单描述，故将其都表述为一系列的动作组合，但是本领域技术人员应该知悉，本技术并不受所描述的动作顺序的限制，因为依据本技术，某些步骤可以采用其他顺序或者同时进行。
[0185]
在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述的部分，可以参见其它实施例的相关描述。
[0186]
以上是本技术实施例的实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本技术实施例原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也视为本技术的保护范围。