半导体结构的制备方法与流程

1.本发明涉及半导体技术领域，特别涉及一种半导体结构的制备方法。


背景技术：

2.半导体分立器件被广泛应用于消费电子、计算机及外设、网络通信、汽车电子、led显示屏等领域，具有体积小、重量轻、耗电少、寿命长、工作可靠等优点。
3.目前，在现有的技术中，在形成分立器件中的多数半导体结构时，通常存在对沟槽内的填充氧化物进行刻蚀的步骤，而现有技术中常用的刻蚀沟槽中所填充的氧化物的工艺为干法刻蚀或湿法刻蚀。然而，在对沟槽中所填充的氧化物进行干法刻蚀时，由于干法刻蚀的各向异性和其采用等离子体plasma轰击晶圆表面的刻蚀方式，其虽然不会对与该沟槽相邻的其他沟槽的内部材料产生损耗，但在对本沟槽trench内的氧化物oxide进行蚀刻完成的同时，等离子体plasma会造成本沟槽trench顶部硅衬底材料的损耗，以及顶部的角度突出形成尖端效应，并最终影响器件性能的问题。同理，在对沟槽中所填充的氧化物进行湿法刻蚀时，由于湿法刻蚀是利用无方向性的刻蚀溶液与沟槽中的氧化物进行化学反应，以去除目标区域的氧化物，但是，由于湿法刻蚀的各向同性，在对某一沟槽内的氧化物进行刻蚀时，其刻蚀溶液会沿着沟槽流动到该沟槽的其他相邻沟槽内，进而造成对相邻沟槽内的膜层发生侧掏、钻刻的问题。
4.为此，现急需一种针对上述分立器件的形成过程中，即不对本沟槽的硅衬底产生损耗又不会对相邻沟槽内的膜层发生侧掏、钻刻的刻蚀工艺。


技术实现要素：

5.本发明的目的在于提供一种半导体结构的制备方法，以通过提出一种新的刻蚀沟槽内的填充物的刻蚀方式，解决现有技术中采用干法刻蚀或者采用湿法刻蚀分别对沟槽所对应的半导体衬底及其内部填充的材料造成的损耗、侧掏、钻刻的问题。
6.为解决上述技术问题，本发明提供一种半导体结构的制备方法，其至少可以包括如下步骤：提供一半导体衬底，在所述半导体衬底内沿x和y的方向上分别形成有多个相互独立的沟槽，且在每个所述沟槽内填充有顶面与该沟槽的顶面齐平的第一材料层以及内嵌在所述第一材料层中的形状为条形状的第二材料层。
7.形成只暴露一所述沟槽所对应的半导体衬底，且遮蔽其余半导体衬底表面的图形化的光刻胶层，并对该暴露出的所述沟槽内的第一材料层进行第一次刻蚀工艺，以沿垂直于半导体衬底表面的方向去除第一厚度的第一材料层。
8.沿着所述第一次刻蚀工艺后在所述沟槽内形成的开口的方向，对沟槽内剩余的第一材料层进行第二次刻蚀工艺，以去除第二厚度的第一材料层。
9.进一步的，在形成所述图形化光刻胶层之前，形成有多个所述沟槽的半导体衬底所暴露出的表面上还可以形成有热氧化层。
10.进一步的，所述热氧化层的材料与所述第一材料层的材料相同，所述第一材料层的材料可以包括二氧化硅，所述第二材料层的材料可以包括多晶硅。
11.进一步的，所述图形化的光刻胶层的厚度范围可以为20k
å
~25k
å
。
12.进一步的，所述第一次刻蚀工艺可以为干法刻蚀工艺。
13.进一步的，所述干法刻蚀工艺刻蚀去除所述第一材料层的第一厚度的范围可以为：4500
å
~5500
å
。
14.进一步的，所述第二次刻蚀工艺可以为湿法刻蚀工艺。
15.进一步的，所述湿法刻蚀工艺刻蚀去除剩余第一材料层的第二厚度的范围可以为：5000
å
~7000
å
。
16.进一步的，在每一所述沟槽内形成第一材料层和第二材料层的步骤，可以包括：在沟槽的部分深度的内壁上沉积二氧化硅，所述二氧化硅在所述沟槽中包围形成一容置空间，所述容置空间的形状为条形状。
17.在所述容置空间中沉积多晶硅，并对所述多晶硅材料进行回刻蚀工艺，以使所述多晶硅只填满所述容置空间，形成所述第二材料层。
18.在形成有所述第二材料层的沟槽内再次沉积二氧化硅，并使沉积的二氧化硅填满沟槽的剩余空间，两次沉积的二氧化硅组成所述第一材料层。
19.进一步的，所述湿法刻蚀工艺的刻蚀溶液可以为nh4f和hf组成的混合溶液。
20.与现有技术相比，本发明技术方案至少具有如下有益效果之一：本发明提出了一种半导体结构的制备方法，首先通过增加形成在半导体衬底表面上的图形化的光刻胶层的厚度的方式，来有效的抵挡本发明所提出的干刻和湿刻相结合的混合刻蚀方式的消耗，其次，再利用先干刻后湿刻相结合的刻蚀方式，在对每一沟槽刻蚀时，只刻蚀去除该沟槽内的部分第一材料层，而不会对该沟槽的半导体衬底造成损耗，并且也同时不会对该沟槽相邻的其他沟槽中填充的第一材料层和第二材料层造成侧掏和钻刻。
附图说明
21.图1a为利用现有技术中的干法刻蚀对沟槽内的氧化物进行刻蚀的时候，造成的半导体衬底的顶部硅衬底发生损耗s的结构示意图。
22.图1b为利用现有技术中的湿法刻蚀对沟槽内的氧化物进行刻蚀的时候，造成的相邻的其他沟槽中填充的第一材料层和第二材料层发生侧掏和钻刻d的tem结构示意图。
23.图2为本发明一实施例中的半导体结构的制备方法的流程示意图。
24.图3a~图3b为本发明一实施例中的半导体结构的制备方法在其制备过程中的结构示意图。
25.图4为本发明一实施例中提供的半导体结构的俯视图。
26.图5a为本发明一实施例中利用本发明提供的干刻和湿刻相结合的刻蚀方式对沟槽内的氧化物进行刻蚀后，其不会对相邻的其他沟槽中填充的第一材料层和第二材料层造成侧掏和钻刻问题的tem结构示意图。
27.图5b为本发明一实施例中利用本发明提供的干刻和湿刻相结合的刻蚀方式对沟槽内的氧化物进行刻蚀后，其并不会对沟槽顶部的硅衬底发生顶部硅衬底损耗的tem结构示意图。
具体实施方式
28.承如背景技术所述，目前在现有的技术中，在形成分立器件中的多数半导体结构时，通常存在对沟槽内的填充氧化物进行刻蚀的步骤，而现有技术中常用的刻蚀沟槽中所填充的氧化物的工艺为干法刻蚀或湿法刻蚀。然而，在对沟槽中所填充的氧化物进行干法刻蚀时，由于干法刻蚀的各向异性和其采用等离子体plasma轰击晶圆表面的刻蚀方式，其虽然不会对与该沟槽相邻的其他沟槽的内部材料产生损耗，但在对本沟槽trench内的氧化物oxide进行蚀刻完成的同时，等离子体plasma会造成本沟槽trench顶部硅衬底材料的损耗，如图1a所示，以及顶部的角度突出形成尖端效应，并最终影响器件性能的问题。同理，在对沟槽中所填充的氧化物进行湿法刻蚀时，由于湿法刻蚀是利用各向同性的刻蚀溶液与沟槽中的氧化物进行化学反应，以去除目标区域的氧化物，但是，由于湿法刻蚀的无方向性，在对某一沟槽内的氧化物进行刻蚀时，其刻蚀溶液会沿着沟槽流动到该沟槽的其他相邻沟槽内，进而造成对相邻沟槽内的膜层发生侧掏、钻刻的问题，如图1b所示。其中，100为半导体衬底a、110为第一材料层a、120为第二材料层a、130为热氧化层a以及140为图形化的光刻胶层a，s为半导体衬底顶部的损耗，d为相邻沟槽内的膜层发生的侧掏、钻刻位置标识。
29.基于此，本发明研究人员通过结合现有技术中的干法刻蚀和湿法刻蚀的各自特性，提出将干法刻蚀、湿法刻蚀相结合以及调整光刻胶层厚度这三部分内容相结合的方式，对沟槽内的填充进行分步且每步刻蚀工艺不同的刻蚀工艺，从而有效抵挡了后续多步刻蚀工艺对图形化的光刻胶层所遮蔽的半导体结构膜层的损耗，并同时避免了在对每一沟槽刻蚀时，只刻蚀去除该沟槽内的部分第一材料层，而会对该沟槽的半导体衬底造成损耗，或者会对该沟槽相邻的其他沟槽中填充的第一材料层和第二材料层造成侧掏和钻刻的问题。
30.为此，本发明提供了一种半导体结构的制备方法，以通过提出一种新的刻蚀沟槽内的填充物的刻蚀方式，解决现有技术中采用干法刻蚀或者采用湿法刻蚀分别对沟槽所对应的半导体衬底及其内部填充的材料造成的损耗、侧掏、钻刻的问题。
31.具体可以参考图2，图2为本发明一实施例中的半导体结构的制备方法的流程示意图。如图2所示，本发明提供的所述半导体结构的制备方法至少可以包括如下步骤：步骤s100，提供一半导体衬底，在所述半导体衬底内沿x和y的方向上分别形成有多个相互独立的沟槽，且在每个所述沟槽内填充有顶面与该沟槽的顶面齐平的第一材料层以及内嵌在所述第一材料层中的形状为条形状的第二材料层。
32.步骤s200，形成只暴露一所述沟槽所对应的半导体衬底，且遮蔽其余半导体衬底表面的图形化的光刻胶层，并对该暴露出的所述沟槽内的第一材料层进行第一次刻蚀工艺，以沿垂直于半导体衬底表面的方向去除第一厚度的第一材料层。
33.步骤s300，沿着所述第一次刻蚀工艺后在所述沟槽内形成的开口的方向，对沟槽内剩余的第一材料层进行第二次刻蚀工艺，以去除第二厚度的第一材料层。
34.即，本发明提出了一种半导体结构的制备方法，首先通过增加形成在半导体衬底表面上的图形化的光刻胶层的厚度的方式，来有效的抵挡本发明所提出的干刻和湿刻相结合的混合刻蚀方式的消耗，其次，再利用先干刻后湿刻相结合的刻蚀方式，在对每一沟槽刻蚀时，只刻蚀去除该沟槽内的部分第一材料层，而不会对该沟槽的半导体衬底造成损耗，并且也同时不会对该沟槽相邻的其他沟槽中填充的第一材料层和第二材料层造成侧掏和钻刻。
35.以下结合附图和具体实施例对本发明提出的半导体结构的制备方法作进一步详细说明。根据下面说明，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其它不同于在此描述的其它方式来实施，因此本发明不受下面公开的具体实施例的限制。
36.如本技术和权利要求书中所示，除非上下文明确提示例外情形，“一”、“一个”、“一 种”和/或“该”等词并非特指单数，也可包括复数。一般说来，术语“包括”与“包含”仅提示包 括已明确标识的步骤和元素，而这些步骤和元素不构成一个排它性的罗列，方法或者设备也可能包含其他的步骤或元素。 在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作 局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
37.下面首先对本发明提供的一种半导体结构的制备方法进行具体介绍。其中，图3a~图3b为本发明一实施例中的半导体结构的制备方法在其制备过程中的结构示意图。
38.在步骤s100中，具体参考图3a所示，提供一半导体衬底b200，所述半导体衬底b200用于为后续工艺生成分立器件提供操作的平台。而所述半导体衬底b200具体可以是本领域公知的任意合适的底材，例如可以是以下所提到的材料中的至少一种：硅(si)、锗(ge)、锗硅(sige)、碳硅(sic)、碳锗硅(sigec)、砷化铟(inas)、砷化镓(gaas)、磷化铟(inp)或者其它iii/v化合物半导体，还包括这些半导体构成的多层结构等，或者为绝缘体上硅(soi)、绝缘体上层叠硅(ssoi)、绝缘体上层叠锗化硅(s-sigeoi)、绝缘体上锗化硅(sigeoi)以及绝缘体上锗(geoi)，或者还可以为双面抛光硅片(double side polished wafers，dsp)，也可为氧化铝等的陶瓷基底、石英或玻璃基底等。示例性的，本实施例中半导体衬底b200例如为硅晶圆。之后，可以在该半导体衬底b200内沿着x方向和y方向分别形成多个相互对立的沟槽101，然后，再利用多步沉积工艺、刻蚀工艺、cmp机械研磨工艺等半导体工艺在每一所述沟槽101内形成，顶面与该沟槽101的顶面齐平的第一材料层b210以及内嵌在所述第一材料层b210中的形状为条形状的第二材料层b220。
39.在本实施例中，所述第一材料层b210的材料可以为二氧化硅，且第一材料层b210是由两步沉积组合形成的；而所述第二材料层b220的材料可以为多晶硅。具体的，在本发明实施例中，在提供了所述半导体衬底b200之后，可以先在半导体衬底b200内形成多个沟槽101，然后在每一沟槽101的部分深度的内壁上沉积二氧化硅，而此步骤沉积的二氧化硅在每一所述沟槽101中可包围形成一后续用于填充第二材料层b220的容置空间，示例性的，所述容置空间的形状可以为条形状；之后，在所述容置空间中沉积多晶硅，并对所述多晶硅材料进行回刻蚀工艺，以使所述多晶硅只填满所述容置空间，形成所述第二材料层b220；最后，在所述形成有第二材料层b220的每一沟槽101内再次沉积二氧化硅，并使沉积的二氧化硅填满沟槽的剩余空间，所述两次沉积的二氧化硅组成所述第一材料层b210。示例性的，步骤s100中最终在半导体衬底b200上形成的半导体结构的俯视图为图4所示。
40.可以理解的是，在实际应用中，由于各半导体制造工艺均会存在一定温度以及硅衬底自身暴露在空气中的情况，因此，在半导体器件的制造过程中硅衬底的表面上极易形成一层自然氧化物层，因此在利用上述步骤s100形成如图4所述的半导体结构之后，在结构中相邻沟槽101之间所裸露出的半导体衬底b200的表面上通常会形成有热氧化层b230。其
中所述热氧化层b230为与所述第一材料层b210的材料相同的二氧化硅。
41.在步骤s200中，继续参考图3a所示，形成只暴露一所述沟槽101所对应的半导体衬底b200，且遮蔽其余半导体衬底表面的图形化的光刻胶层b240，并对该暴露出的所述沟槽101内的第一材料层b210进行第一次刻蚀工艺，以沿垂直于半导体衬底b200表面的方向去除第一厚度t1的第一材料层。示例性的，所述图形化的光刻胶层b240的厚度范围可以为20k
å
~25k
å
，即，具体可以为20k
å
、21k
å
、22k
å
、23k
å
、24k
å
和25k
å
。在本发明实施例中，所述图形化的光刻胶层b240的厚度范围优选为20k
å
。所述第一次刻蚀工艺为干法刻蚀工艺，且所述干法刻蚀工艺刻蚀去除所述第一材料层b210的第一厚度的范围具体为：4500
å
~5500
å
，即，具体可以为4500
å
、4600
å
、4700
å
、4800
å
、4900
å
、5000
å
、5100
å
、5200
å
、5300
å
、5400
å
和5500
å
。在本发明实施例中，所述第一厚度t1的厚度范围优选为5000
å
。
42.在本实施例中，首先与现有技术的区别是：本发明加厚了图形化光刻胶层b240的厚度，实现利用光刻胶来抵挡本发明所提供的后续多步刻蚀的刻蚀量，进而减小本发明所提出的多步刻蚀对其他不需要进行刻蚀的地方的损耗。之后，再利用干法刻蚀先去除所述沟槽101中位于顶部的一部分第一材料层b210。由于在去除所述沟槽101顶部的材料为二氧化硅的第一材料层的刻蚀工艺为各向异性的干法刻蚀，从而使第一刻蚀过程是沿沟槽101的垂直方向向下刻蚀，因此并不会造成对沟槽两侧的顶部硅衬底材料的损耗，如图5b所示，以及顶部的角度突出形成尖端效应，并最终影响器件性能的问题。
43.在步骤s300中，具体参考图3b所示，沿着所述第一次刻蚀工艺后在所述沟槽101内形成的开口的方向，对沟槽101内剩余的第一材料层b210进行第二次刻蚀工艺，以去除第二厚度t2的第一材料层，即，形成如图3b所示的剩余在所述沟槽101中的第一材料层c210’。其中，所述第二次刻蚀工艺为湿法刻蚀工艺，而所述湿法刻蚀工艺的刻蚀溶液为nh4f和hf混合溶液。且所述湿法刻蚀工艺刻蚀去除剩余的第一材料层c210’的第二厚度的范围为：5000
å
~7000
å
，即，具体可以为5000
å
、6000
å
和7000
å
。在本发明实施例中，所述第二厚度t2的厚度范围优选为6000
å
。并且，在利用所述步骤s200和s300对所述沟槽101内部所填充的所述第一材料层b210进行第一次干法刻蚀和第二次湿法刻蚀之后，其沿垂直于所述半导体衬底b200的表面的方向下刻蚀去除掉的所述第一材料层b210的总厚度（t1+t2的厚度）的范围可以为10000
å
~11000
å
，而在本发明实施例中，优选的是将刻蚀去除掉的所述第一材料层b210的总厚度（t1+t2的厚度）为11000
å
。
44.在本实施例中，由于利用上述步骤s200很好的保护了沟槽101的顶端硅衬底的干法刻蚀，其不仅可以保护沟槽顶端的硅材料，其还可以减少后续第二次湿法刻蚀wet的刻蚀etch时间，进而有效减少wet etch的侧掏和钻蚀，因此，两种方式相结合的方法，最终的形貌符合工艺的要求，无si的damage，无侧掏、鉆蚀，且底部oxide profile圆滑，无间断效应，如图5a所示。也就是说，在本发明提供的沟槽内的氧化物的刻蚀过程中，既可以满足将预设厚度的第一材料层裸露的位置蚀刻干净，又可以将光刻胶覆盖位置的热氧化层保存完整，且无第二材料层裸露、oxide etch的角度满足一定的要求的目的。
45.综上所述，在本发明提出了一种半导体结构的制备方法中，首先通过增加形成在半导体衬底表面上的图形化的光刻胶层的厚度的方式，来有效的抵挡本发明所提出的干刻和湿刻相结合的混合刻蚀方式的消耗，其次，再利用先干刻后湿刻相结合的刻蚀方式，在对每一沟槽刻蚀时，只刻蚀去除该沟槽内的部分第一材料层，而不会对该沟槽的半导体衬底
造成损耗，并且也同时不会对该沟槽相邻的其他沟槽中填充的第一材料层和第二材料层造成侧掏和钻刻。
46.需要说明的是，虽然本发明已以较佳实施例披露如上，然而上述实施例并非用以限定本发明。对于任何熟悉本领域的技术人员而言，在不脱离本发明技术方案范围情况下，都可利用上述揭示的技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围。
47.还应当理解的是，除非特别说明或者指出，否则说明书中的术语“第一”、“第 二”、“第三”等描述仅仅用于区分说明书中的各个组件、元素、步骤等，而不是用于表示各个组件、元素、步骤之间的逻辑关系或者顺序关系等。
48.此外还应该认识到，此处描述的术语仅仅用来描述特定实施例，而不是用来限制本发明的范围。必须注意的是，此处的以及所附权利要求中使用的单数形式“一个”和“一种”包括复数基准，除非上下文明确表示相反意思。例如，对“一个步骤”或“一个装置”的引述意味着对一个或 多个步骤或装置的引述，并且可能包括次级步骤以及次级装置。应该以最广义的含义来理解使用的所有连词。以及，词语“或”应该被理解为具有逻辑“或”的定义，而不是逻辑“异或”的定义，除非上下文明确表示相反意思。此外，本发明实施例中的方法和/或设备的实现可包括手动、自动或组合地执行所选任务。