专利名称：行冗余块结构的制作方法
一般的说，本发明涉及半导体存储器，更具体地说，涉及用于动态随机存储器(DRAM)冗余块结构的借助于互换自定时发生器的行冗余匹配检测，借助于行冗余匹配检测的采样字线启动发生器，以及行冗余控制电路。
H.L.Kalber等人在”具有10毫微秒数据速率和片上纠错码(ECC)的50毫微秒16Mb DRAM”，IEEE J.Solid sbabe Circuibs，Vol.25，No.5，Ocbober，1990一文中提出的DRAM用的冗余块结构，其特点是行冗余替换灵活。这个灵活性是有利的，因为它可以在不增大冗余元件和冗余匹配检测译码器的数量的情况下，使它们得到有效的利用。它在允许良好的缺陷可修复性的同时，大大减少冗余设计空间开销，对于诸如256-Mb或更大的DRAM等高密度DRAM尤为如此。
与传统的块内冗余替换相反，要求冗余块结构“同时”处理更多冗余匹配检测译码器，尽管冗余要求的总数小得多。这是因为这种结构的灵活性。有效地安排译码器，并使冗余匹配检测能够快速和可靠，以避免实际实现时在潜在速度和面积上的不良后果，是非常重要的。
因此，本发明的一个目的是提供一种使用能有效减少设计空间的行冗余控制电路布局的冗余块结构。
本发明的另一个目的是提供一种借助于使用互换自定时发生器的NOR(“或非”)型冗余匹配检测的快速而可靠的冗余匹配检测。
本发明的再一个目的是提供一种采样字线启动(SWLE)发生器，后者使SWLE不管在正常方式还是冗余方式下，都能够在字线启动(WLE)使字线(WL)置位时使采样字线(SWL)置位，而同时跟踪冗余匹配检测的延时。
本发明与Kirihata等人的美国专利第5,517,442号中所公开的发明有关，后者的要点在此引入作为参考。按照本发明，行冗余控制电路被安排成与字的方向平行，并被安排在冗余块的底部。这种结构上的改变使得有可能通过采用(1)与局部行冗余线共享的分割全局总线，(2)可以节省空间的半长单向行冗余字线启动信号线，和(3)为利用节省下来的空间而设计的分布字线启动译码器而有效地布置冗余控制块。按照本发明的另一方面，地址对于定时的偏移造成的非法正常/冗余存取问题已经解决。这种检测所需的定时是通过局部地利用它邻近的冗余匹配检测来给出的。这使电路能够完全地作为地址驱动电路而工作，结果实现快速而可靠的冗余匹配检测。另外，采样字线启动信号(SWLE)利用行冗余匹配检测产生。一个双输入OR(“或”)门使得SWLE将采样字线(SWL)置位的时刻与字线启动信号(WLE)将字线(WL)置位的时刻相同。不管方式为何，SWLE将SWL置位的时刻都保持不变，这就消除了现有的对可靠性的担心。这种双输入OR门与行冗余匹配检测结合，就起着理想的采样字线启动发生器的作用。
一般说来，本发明的目的如下●为冗余匹配检测提供一种理想的电路，以减少设计空间。
●允许快速而可靠的冗余匹配检测。
●利用冗余匹配检测后译码器，实现快速而可靠的采样字线启动发生器。
从下面参照附图对本发明的最佳实施例进行的详细描述中，将会更好地理解上述的和其他的目的、方面和优点。附图中
图1是256-Mb DRAM的方框图；图2是图1所示256-Mb DRAM的单个16-Mb单元的方框图；图3是图2所示16-Mb单元所用的16个行冗余(RRDN)控制电路和一个16输入的NOR(“或非”)门的方框图和逻辑图；图4是本发明最佳实施例中所用的分割全局总线结构的方框图；图5是图4所示结构中所用的16-Mb单元的方框图，表示字线(WL)和冗余字线(SWL)的位置；
图6是方框图和逻辑图，表示图5的16-Mb单元的RRDN和布线；图7是表示按照本发明的多字线替换用的RWL布局的布线图；图8是行冗余(RRDN)控制电路的方框图和逻辑图；图9是表示在正常和冗余方式下RRDN操作的定时图；图10是熔丝锁存(FLAT)电路的电路图；图11是表示通电时FLAT操作的定时图；图12是表示有熔丝和烧断熔丝情况下FLAT的操作的表；图13是AND(“与”)门型冗余匹配检测电路的逻辑图；图14是表示图13电路操作的定时图；图15是与图8类似的NOR门型冗余匹配检测电路的逻辑图；图16是表示图15电路操作的定时图；图17是具有互换自定时发生器的NOR门型冗余匹配检测电路的逻辑图；图18是表示图17电路操作的定时图；图19是现有采样字线启动(SWLE)发生器的逻辑图；图20是表示图19的SWLE发生器操作的定时图；图21是具有行冗余匹配检测的SWLE发生器的逻辑图；图22是表示图21SWLE发生器操作的定时图；图23是具有一条处于芯片中心并与另一些16-Mb单元共享的采样字线的经过修改的图4的分割全局总线结构的方框图；以及图24是每一个16-Mb单元都有一条SWL的经过修改的图4的分割全局总线结构的方框图。
现参照附图，更具体地说，参照图1，其中示出256-Mb的DRAM10。所述结构包括16个16-Mb单元，其中一个16-Mb单元较详细地示于图2。每一个16-Mb分成两个阵列，第一阵列21含有256条字线(WL)，而冗余阵列22含有16条冗余字线。正如图3比较详细地表示的，利用其字线(WL)和冗余字线(RWLi)分别由字线启动信号(WLE)和对应的冗余字线启动信号(RWLEi)置位的16个行冗余(RRDN)控制电路，冗余阵列可修复多达16个缺陷。在备用状态下，WLE和RWLE都具有低电平，而N个结点都具有高电平。在正常方式下，所有N个结点都变成低电平，启动WLE(亦即WLE变成高电平)。在冗余状态下，一条RWLE变成高电平，而相应的结点N仍旧停留在高电平，不启动WLE(亦即，WLE停留在低电平)。下面将描述控制WLE和RWLE的比较详细的操作。
每一个行冗余(RRDN)控制电路31将行地址(ADDR)与其编程的熔丝状态比较，并且不是激活相应的结点Ni，就是激活RWLEi信号。16输入NOR门译码器32接收结点Ni的输出。当在RRDNi控制电路31中至少有一个地址与它的编程的熔丝状态不匹配时，相应结点Ni上的信号降落，而同时使相应的RWLEi保持在低电平。当所有ADDR与其RRDN编程的熔丝状态匹配时，相应的RWLEi信号上升，但对应的结点Ni仍停留在高电平。若所有结点Ni都从RRDN降落，WLE上升，这便是正常方式。若一个结点Ni保持高电平，WLE保持低电平，这便是冗余方式。在这个冗余方式下，相应的RWLEi上升，激活相应的冗余字线RWLi。
这种结构需要一种WLE信号、16种RWLE<015>信号和从RRDN 31输出用的16种N<015>信号。对于可能的1K替换还需要20条地址线。一般情况下，RRDN电路设计空间是由线的数目决定的，因为器件可以设计在线的下面，而布线空间绰绰有余。所述结构(除控制信号所需的线和电源线外)至少需要52条线，结果，假定线的间距为3微米，至少需要156微米(52微米×3)的设计空间。按照本发明的第一方面，提供一种能有效地将冗余控制电路所需的附加设计空间减少到仅仅27微米的解决方法。
图4表示颁给Kirihata等人的美国专利第5517442号所公开的分割全局总线结构，该结构已为本发明采纳。在这种结构中，芯片顶部/底部的128-Mb的每一半都分别有独立的全局地址总线41和42。256-Mb DRAM包括16个16-Mb单元43，其中一个比较详细地示于图5。16-Mb单元包括8K字线(WL)。单元中任何一个有缺陷的元件都可以被冗余块52内16条冗余字线中的任何一条代替。各WL和RWL交替地由左边的和右边的字线驱动器驱动。16行冗余(RRDN<015>)控制电路53安排在每个16-Mb单元的底部。
图6表示详细的RRDN电路53和本发明的布线。更具体地说，本发明提供一种有效地减少设计空间的行冗余控制电路结构。这种减少是借助于以下部件达到的(1)与局部行冗余线共享的分割行冗余全局地址总线，(2)双侧行译码器用的半长度单向冗余启动线，以及(3)分布式字线启动译码器。
(1)与局部行冗余线共享的分割行冗余全局地址总线正如颁给Kirihata等人的美国专利第5517442号所描述的，局部地址线与级别2(Level two)金属(M2)分割全局总线结构共享。RRDN电路布置在线的下面。这省去了20条地址线和RRDN电路用的器件，而同时缩短了从全局总线的线路来的RRDN电路的地址输入线。
(2)双侧行译码器用的半长度单向冗余启动线设计在左边单元的8个行冗余(RRDN<07>)电路控制从左边驱动器驱动的对应的8条冗余字线(RWL<07>)。右半边单元的其余8个行冗余(RRDN<815>)电路控制从右边驱动器驱动的对应的8个冗余字线(RWL<815>)。这就使得平行冗余字线启动线(RWLE<015>)的最大数目减半。
(3)分布式字线启动译码器将产生WLE信号的16输入“或非”门译码器(图3中32)分散排列。输入到分布式“或非”门的线(N<015>)布置在冗余字线启动(RWLE<015>)线的不用的空间。这使16条线(N<015>)用的设计空间减少。WLE信号连接到两侧的WL驱动器。
这种描述假定了单WL线替换，但是本发明可以应用于多字线替换。图7表示多字线替换的RWL布置。若4条WL中的一条有缺陷，它们被用4条相应的RWL替换。为了允许多达16条的可能的替换，在冗余块中布置了64条RWL。4条相邻的RWL作为一组，并在相邻的4条WL中有一条有缺陷时，用来替换这相邻的4条 WL。与单条RWL替换不同，4条相邻的冗余字线(RWL<4i4i+3>)由一种对应的冗余字线启动信号(RWLE<i>)控制，并从单元的同一侧驱动。每个邻近的4相邻RWL组从单元的另一侧驱动。
图8表示图3中冗余匹配检测译码器(RRDN)31的详细电路。它包括熔丝锁存器(FLAT)81和“或非”门译码器82。如图9所示，若地址ADDR与编程的熔丝状态不匹配，则信号FADDR上升。如上所述，结点N在正常方式下降落，因为至少有一条FADDR升高。即使在信号SET上升，这也使RWLE激活不起作用。在冗余方式下，结点N仍旧处于高电平，当SET上升时激活RWLE输出信号和“与”门83。
图10表示图9中起地址/熔丝比较器作用的熔丝锁存器(FLAT)。互补金属氧化物半导体(CMOS)锁存器包括一对交叉耦合的反相器101和102，(通过反相器103)提供互补的输出，给传输门104和105。如图11的定时图所示，所述锁存器在PFET 106和NFET 107的栅极处在通电阶段被信号FPUP和FPUN置位。ADDR和ADDR分别为真和互补的行地址。在备用状态ADDR和ADDR都具有低电平。当RAS降落(亦即，ADDR在地址为”0”时上升，而ADDR在地址为”1”时上升)时，或者ADDR上升或者ADDR上升。若熔丝108存在(“0”状态)，则FADDR跟随ADDR。另一方面，若熔丝烧断(“1”状态)，则FADDR跟随ADDR。
下面的讨论假定，若熔丝不烧断，则编程地址为”0”，而若熔丝烧断，则编程地址为”1”。因而，当地址与编程熔丝状态不匹配时(地址/熔丝不匹配检测)，FADDR上升。若ADDR和ADDR交换，则当地址与编程熔丝状态匹配(地址/熔丝匹配检测)时，FADDR上升。每一个地址要求一个FLAT。为了允许每个阵列都能作1K的替换，要求有10个FLAT。
按照本发明的另一方面，提供一种具有互换自定时发生器的行冗余匹配检测电路，它能够消除地址对于时间的偏移引起的非法正常/冗余存取问题。一般说来，冗余匹配检测有两条途径“与”门型和“或非”门型。图8所示的匹配检测译码器是“或非”门型的。下面讨论传统的“与”门型和“或非”门型的译码器操作。图13表示利用“与”门132的行冗余(RRDN)匹配检测电路，其中信号FADDR是熔丝锁存器(FLAT)131的输出。如图14所示，若对应的地址ADDR与编程熔丝状态匹配，则信号FADDR上升。冗余匹配检测RDMD<i>对它所有的FADDR译码，并控制它对应的冗余字线启动信号RWLE<i>。只有当它所有的FADDR都具有高电平(所有的输入ADDR都与与之对应的FLAT的编程熔丝状态匹配)时，信号RWLE<i>才上升。来自“或非”门133的激活正常字线(WL)的字线启动信号(WLE)只有在所有RWLE都具有低电平时才被启动。在这种情况下，将不启动正常状态，因为当信号SET降落时，一个RWLE<i>具有高电平。
在这种“与”门冗余匹配检测中，RWLE<i>的定时由ADDR转变(由各ADDR产生各FADDR)自动产生。但是，信号SET必须将信号WLE置位。为了避免WLE的非法激活，SET降落的时刻必须晚于RWLE<i>上升的时刻。尽管SET降落的时刻可以按照模拟结果来确定，但是它必须充分地延迟，以避免会导致操作缓慢的WLE的非法激活。
图15示出利用NOR门152的冗余匹配检测电路。如图16所示，若与信号FADDR对应的ADDR与编程的熔丝状态不匹配，则信号FADDR上升。RDMD<i>对它所有的FADDR进行译码，并控制它相应的RWLE<i>。在正常方式下，当信号ADDR到来时，所有结点N<i>都降落，激活WLE。结点N<i>仅仅在其所有FADDR都停留在低电位(亦即所有输入的ADDR都与编程的熔丝状态匹配)时才停留在高电位。在这种情况下，当信号SET上升时，相应的RWLE<i>“与”门154将被激活。在冗余方式下NOR门153输出的WLE停留在低电位，因为N<i>停留在高电位，使正常方式被禁止。
在这种NOR型冗余匹配检测电路中，WLE用的定时信号由各FADDR自动产生(请注意，各FADDR信号是由各ADDR产生的)。但是，SET信号必须将信号RWLE<i>置位。为了避免RWLE<i>的非法激活，SET上升的时刻必须迟于结点N<i>降落的时刻。尽管SET降落的时刻可以按照模拟结果来确定，但是它必须充分地延迟，以避免会导致操作缓慢的RWLE<i>的非法激活。
需要设计一种快速而可靠的行冗余匹配检测电路。上述现有检测方法不是要求WLE定时，就是要求RWLE的定时，造成存取速度的损失。对于高密度DRAM(例如，256Mb DRAM)，存取速度的损失会增大，因为所述DRAM必须处理许多行冗余(RRDN)接触电路，而且对于所有的RRDN电路，必须将SET和SET时序显著地延迟。本发明借助于带有NOR型互换自定时发生器的冗余匹配检测电路，使快速而可靠的冗余匹配检测成为可能。
图17示出利用NOR门172的冗余匹配检测电路，其中由RDMD<i>产生的N<i>与N<i+1>(由它相邻的RDMD<i+1>产生)互换。N<i>是用来将RWLE<i+1>置位的定时信号。N<i+1>是用来将RWLE<i>置位的定时信号。请注意，RDMD<i>和RWLE<i+1>不能同时检测冗余方式，亦不能激活两个RWLE<i>和RWLE<i+1>，因为在一个阵列中一次只能访问一条冗余字线。如图18所示，FADDR将上升，如果相应的ADDR与编程的熔丝状态不匹配的话。NORRDMD<i>对它所有的FADDR进行译码，并控制它对应的RWLE<i>。在正常方式下，当FADDR到来时，所有的结点N<i>降落，激活WLE。结点N<i>只有当其全部FADDR都停留在低电位(亦即对应的FLAT所有输入的ADDR都与编程熔丝状态匹配)时才维持高电位。在这种情况下，由相邻的RDMD<i+1>产生的N<i+1>降落，激活对应的RWLE<i>。在冗余方式下，WLE维持在低电位，因为N<i>维持在高电位，使正常方式被禁止。
冗余匹配检测完全是作为地址驱动电路实现的。无需专门的定时发生器。相邻的RDMD<i+1>起着定时发生器的作用。N<i>与N<i+1>之间的定时偏移会是非常小的，因为RDMD<i+1>采用与RDMD<i>完全相同的电路，而且就做在RDMD<i+1>的旁边。几乎不要求额外的余量(Margin)，结果得到一种非常快速而可靠的冗余匹配检测。
按照本发明的另一方面，提供一种采样字线启动(SWLE)发生器，它使SWLE能够在每次当字线启动信号(WLE)将字线(WL)置位时，使采样字线(SWL)置位，而不管是冗余方式还是正常方式，而同时跟踪冗余匹配检测的延迟。像以前一样，下面的讨论假定一种冗余阵列结构，它利用图4所示的16个行冗余(RDDN<015>)控制电路，允许在16Mb的DRAM中修复多达16个缺陷。还假定，字线(WL)、冗余字线(RWL<015>)和采样字线(SWL)分别由字线启动信号(WLE)、冗余字线启动信号(RWLE<015>)和采样字线启动信号(SWLE)置位。
每个RRDN都将行地址ADDR与它的编程熔丝状态比较，而且不是激活相应的N，就是激活RWLE信号。当RRDN检测出正常方式(至少一个地址与编程熔丝状态不匹配)时，N降落。当RRDN检测出冗余方式(全部ADDR与它们的RRDN的编程熔丝状态匹配)时，对应的RWLE上升。如图3所示，只有当全部16个N都降落时，WLE才上升。
对字线WL上升/降落延迟进行模拟的采样字线(SWL)为位线读出操作提供理想的定时。每当WL置位时使SWL置位是很重要的。图19示出采取OR门191形式的现有的用来使SWL置位的SWLE发生器。参见图20，当不论WLE还是RWLE上升时，SWLE都上升，以便将SWL置位。但是，有一个令人担心的问题。SWLE使WLE置位的时刻取决于芯片是处于正常方式还是冗余方式。SWLE这个定时的变化，依存取方式的不同，会引起潜在的定时问题，造成可靠性的问题。如果一个SWLE与其他单元共享，以节省功率耗散，这个令人担心的问题就变得更加明显，因为SWLE使SWL置位的时刻(a)或(a’)与在另一单元中WLE使WL置位的时刻(b)或RWLE使RWL置位的时刻(b’)完全无关，结果在某些存取单元中造成信号形成时间不足。
图21示出了按照本发明的SWLE发生器，其中两个8入NOR门211和212和一个AND门213组成所述16入NOR WLE发生器。SWLE信号是利用行冗余匹配检测给出的。一个2入OR门214使得SWLE将SWL置位的时刻能够与WLE信号将字线(WL)置位的时刻相同。不论方式为何(正常或冗余)，SWLE将SWL置位的时刻维持一致，从而消除了现有在可靠性上令人担心的问题。这种2入OR门与行冗余匹配检测相结合，起着一种理想的采样字线启动发生器的作用。如图22所示，SWLE将SWL置位的时刻与WLE将WL置位的时刻相同。因此，即使在冗余方式下，信号SWLE不利用RWLE也能将SWL置位，因为不论结点0还是1都上升。请注意，在每一个RAS周期中，只有一个RRDN可以检测出冗余方式。结果，不论方式为何(正常或冗余)，SWLE将SWL置位的时刻维持一致，而同时跟踪冗余检测的延迟。在冗余方式下RWLE将相应的RWL置位的时刻，比在正常方式下WLE将WL置位的时刻早，因为RWLE是直接由相应的RDDN电路激活的。SWLE将SWL置位比RWLE晚(在正常方式下，SLWE的置位时刻与WLE的置位时刻相同)。这不会成为问题(或许还有好处)，因为这延长了行冗余存取单元的信号形成时间。
如图23所示，一个SWL 231设计在芯片的中央，与其他16Mb单元共享。在所述单元中16个RRDN 232用于利用上述电路的SWLEt(顶部)和SWLEb(底部)发生器。请注意，这些单元是所述芯片中最慢的冗余匹配检测点。SWL不论在SWLEt还是SWLEb激活时都被置位。
如图24所示，在每一个16Mb单元中都设计一个SWL 241。在每个单元中，SWLE都是利用16个RRDN 242产生的。这种结构有一个额外的好处，SWLE使SWL置位，而同时跟踪地址线路的延迟。
尽管已经通过最佳实施例来描述本发明，但是，本专业的技术人员都会认识到，本发明在后附权利要求书的精神和范围内，实施时可以作各种修改。下面将指出，本发明的目的已经达到，具体地说，提供一种理想的冗余匹配检测译码器结构，它减少了设计空间，使快速而可靠的冗余匹配检测成为可能，并且，实现一种利用冗余匹配检测后译码器的快速而可靠的采样字线启动发生器。
权利要求
1.一种随机存取存储器冗余块结构，其特征在于包括存储器阵列，所述存储器阵列被分成两半，所述的每一半都包括多个存储单元，每个所述单元都包括主字线块、冗余字线块和行冗余控制电路；带有局部行冗余线的分割全局总线，所述存储阵列的所述的每一半在一侧都有全局总线；所述全局总线之间的一个局部总线；多个分布式字线启动译码器，每个所述存储单元有一个；以及半长单向行冗余分布式字线启动信号线，它将所述分布式字线启动译码器连接到所述分割全局总线，所述半长单向行冗余分布式字线启动信号线给制造所述分布式字线启动译码器留出了空间。
2.权利要求1所提出的随机存取存储器冗余块结构，其特征在于每个所述存储单元用的冗余控制电路位于存储单元的底部。
3.权利要求2所提出的随机存取存储器冗余块结构，其特征在于每个所述存储单元用的冗余控制电路有两个或更多偶数个的行冗余译码器，每个所述译码器产生相应的全幅(da)行冗余启动信号，并控制存储单元的行冗余块中的各行冗余字线中的相应的行冗余字线。
4.权利要求3所提出的随机存取存储器冗余块结构，其特征在于至少两个行冗余译码器是水平地沿着字线的方向排列的。
5.权利要求4所提出的随机存取存储器冗余块结构，其特征在于冗余字线块中的冗余字线彼此错开，所述冗余字线的一半从冗余字线块的左侧驱动，而所述冗余字线的另一半从冗余字线块的右侧驱动。
6.权利要求5所提出的随机存取存储器冗余块结构，其特征在于冗余字线块左半边中的冗余译码器分配给冗余字线块左半边中的行冗余字线，而冗余字线块右半边中的译码器分配给冗余字线块右半边中的行冗余字线。
7.权利要求6所提出的随机存取存储器冗余块结构，其特征在于给行冗余控制块左半边中的行冗余启动信号布线，以控制冗余字线块左半边中的行冗余字线，而给行冗余控制块右半边中的行冗余启动信号布线，以控制冗余字线块右半边中的行冗余字线，以便在冗余字线块的中央部分留出不使用的布线空间，用于其他目的。
8.权利要求5所提出的随机存取存储器冗余块结构，其特征在于所述分布式字线启动译码器至少包括一个产生字线启动信号的译码级，每个所述译码级都有相应的子译码器，后者至少对两个子字线启动信号进行译码，每个子字线启动信号的译码结果输入到下一个译码器级，以此减少子字线启动信号发生器平行线的数目。
9.权利要求8所提出的随机存取存储器冗余块结构，其特征在于子译码器的位置设在中心部分，以缩短布线长度。
10.权利要求8所提出的随机存取存储器冗余块结构，其特征在于对行冗余控制块左半边中的行冗余启动信号进行布线，以控制行冗余字线块左半边中相应的行冗余字线，并对行冗余控制块右半边中的行冗余启动信号进行布线，以控制行冗余字线块右半边中相应的行冗余字线，以便在冗余字线块的中央部分留出不使用的布线空间，子译码器的位置就设在这个中心部分，以缩短布线长度。
11.权利要求1所提出的随机存取存储器冗余块结构，其特征在于所述存储器阵列的所述每一半中的所述存储单元是并行布置的，以形成存储体，其中地址总线与所有的冗余块总线共享。
12.权利要求1所提出的随机存取存储器冗余块结构，其特征在于所述每一个存储单元用的行冗余控制电路包括多个熔丝锁存电路，其中每一个都从全局地址总线接收地址，所述熔丝锁存电路产生与熔丝是存在还是烧断相对应的输出信号；多个“或非”门，它们这样连接、以便接收来自对应的一组熔丝锁存电路的输出信号，并产生译码后的输出信号；多个“与”门，每一个“与”门连接到所述多个“或非”门中对应的一个的输出端，所述多个“与”门被激活以产生冗余字线启动信号；以及逻辑电路，它是这样连接的、以便接收来自所述多个“或非”门的译码后的输出信号、并产生字线启动信号，由此完全以地址驱动电路的形式完成冗余匹配检测，从而消除地址对于定时的偏移引起的非法的正常/冗余访问问题。
13.权利要求12所提出的随机存取存储器冗余块结构，其特征在于所述多个“与”门被起着定时发生器作用的所述多个“或非”门产生的相邻的译码输出信号激活，将定时偏移减到最小。
14.权利要求12所提出的随机存取存储器冗余块结构，其特征在于所述逻辑电路包括第一和第二“或非”门，它们是这样连接的、以便从所述多个“或非”门接收第一和第二组译码后的输出信号；以及“与”门，它是这样连接的、以便从第一和第二“或非”门接收输出信号，并产生所述字线启动信号。
15.权利要求14所提出的随机存取存储器冗余块结构，其特征在于还包括每一个所述行冗余控制电路用的2入“或”门，后者是这样连接的、以便接收所述第一和第二“或非”门的输出信号，并产生采样字线启动信号；以及采样字线电路，它响应采样字线启动电路，不论是正常方式还是冗余方式，在每次字线启动使字线信号置位时，所述采样字线电路都被置位，同时跟踪冗余匹配检测的延迟。
16.权利要求15所提出的随机存取存储器冗余块结构，其特征在于所述采样字线电路的位置设在实施所述随机存取存储器的芯片的中心。
17.权利要求15所提出的随机存取存储器冗余块结构，其特征在于所述采样字线电路是包括在每一个所述存储单元用的行冗余控制电路之中的分布式电路。
全文摘要
有效地减少设计空间的行冗余控制电路在字的方向并行布置,并布置在冗余块的底部。这种结构变化使得有可能通过采用(1)与局部行冗余线共享的分割全局总线,(2)能节省空间的半长单向行冗余字线启动信号线,以及(3)为利用节省下来的空间而设计的分布式字线启动译码器而有效地布置冗余控制块。由地址对于定时的偏移造成的非法正常/冗余访问问题得到了解决。所述电路完全以地址驱动电路的形式运行,结果实现了快速而可靠的冗余匹配检测。
文档编号H01L27/108GK1184316SQ97122448
公开日1998年6月10日 申请日期1997年11月3日 优先权日1996年12月3日
发明者J·德布罗瑟, 桐畑外志昭, 黄庆 申请人:国际商业机器公司