着，进行蚀刻步骤，进行条件为压力14.5托、温度为560°C、氯气流速为70sccm、氮气流速为5slm以及HCl流速为300sccm。蚀刻步骤进行约7秒。接着，净化步骤在相同的温度及压力下进行8秒，而在此过程中仅有氮气以5s Im的流速流入。
[0061]根据一或多个实施例，上述方法循着一个连续顺序进行，然而，处理并未限制于上述的确切步骤。举例来说，只要保持处理顺序，也可在步骤之间插入其它处理步骤。外延处理的各步骤现将根据一或多个实施例而描述。
[0062]本发明的一或多个实施例提供在形成互补金属氧化物半导体(CMOS)集成电路器件中特别有用的方法，并将描述于下。其它器件及应用也包含在本发明的范畴中。图5表示典型CMOS组件的FET对的部分剖面视图。器件100包括在形成阱(well)之后的半导体基材，这些讲提供NMOS器件及PMOS器件的源极/漏极区、栅极介电层(gate dielectric)与栅极电极(gate electrode) ο器件100可以通过已知的半导体工艺来形成，例如:生长单晶硅并通过沟渠蚀刻而形成浅沟渠隔离结构，以及在沟渠开口中生长或沉积介电质。形成这些结构的详细步骤是本技术领域所熟知的，故在此处不再赘述。
[0063]器件100包括:掺杂有P型材料的半导体基材155 (例如硅基材)、基材155上的p型外延硅层165、界定在外延层165中的P型阱区120及η型阱区150、界定在ρ型阱区120中的η型晶体管(NMOS FET) 110，以及界定在η型阱区150中的ρ型晶体管(PMOS FET) 140。第一隔离区158电性隔离η型晶体管110及ρ型晶体管140，第二隔离区160将晶体管110、140与基材155上的其它半导体组件电性隔离。
[0064]根据本发明的一或多个实施例，NMOS晶体管110包括栅极电极122、第一源极区114及漏极区116。NMOS栅极电极122的厚度是可变的，并可基于组件效能的考虑而做调整。NMOS栅极电极122的功函数是相应于N型组件的功函数。源极及漏极区是位于栅极电极122的相对侧的η型区域。通道区118位于源极区114与漏极区116之间。栅极介电层112分隔通道区118与栅极电极122。用于形成NMOS栅极电极122与介电层的工艺是本技术领域熟知的，故在此不再赘述。
[0065]根据一或多个实施例，PMOS晶体管140包括栅极电极152、源极区144及漏极区146。PMOS栅极电极152的厚度是可变的，并可基于组件效能的考虑而做调整。PMOS栅极电极152的功函数是相应于P型组件的功函数。源极及漏极区是位于栅极电极152的相对侦_ P型区域。通道区148位于源极区144与漏极区146之间。栅极介电层142分隔通道区148与栅极电极152。介电层142使栅极电极152与通道区148绝缘。应了解图5所示以及上方所描述的晶体管110、140结构是仅作为示范性，然而材料及层中的多种变体也属于本发明的范畴。
[0066]现请参照图6，图6表示图5的NMOS组件110在间隙物、源极/漏极区上的层(例如硅化物层)形成以及蚀刻终止层形成之后的额外细节。应了解图5所示的PMOS组件可含有相似的间隙物及层，所述间隙物及层的尺寸及/或组成可经修改以影响NMOS组件的信道中所诱导的应力，如下所描述。然而，为了说明的目的，仅示出并详细描述NMOS组件。
[0067]图6表示间隙物175可以由并入栅极119周围的适当介电材料形成。偏移间隙物177也可设置在各个间隙物175的周围。用于形成间隙物175、177的形状、尺寸及厚度的工艺是本技术领域所熟知的，故在此处不再赘述。金属硅化物层179可以形成在源极区114与漏极区116之上。金属硅化物层179可以通过适当的工艺(例如溅镀或物理气相沉积【PVD】)并由适当的金属形成，例如:镍、钛或钴。硅化物层179可扩散至部分的下方表面。漏极区116的高度由箭头181表示，而该高度是基材表面180至硅化物层179的顶端的距离。源极与漏极区的面183显示为具角度的表面。如同熟悉本技术领域的技术人员所能了解的，上述的示范性器件可以经过修改而包括具有S1:C外延层的源极/漏极或源极/漏极延伸部，而所述具有S1: C外延层的源极/漏极或源极/漏极延伸部进一步可根据本发明的方法而进一步修改。
[0068]说明书中任何参照“一实施例”、“部分实施例”、“一或多个实施例”的词意指与所述实施例相关联地描述的特定特征结构、构造、材料或特征是包括在本发明的至少一实施例中。因此，在说明书中出现的此种用词并非一定都指向相同的实施例。再者，特定的特征结构、构造、材料或是特征可以利用适当方式而组合在一或多个实施例中。上述方法的描述顺序不应用作限制，上述方法可利用顺序外的操作，或是经过省略或是附加。
[0069]本发明虽以较佳实施例说明如上，但这些说明并非用以限定本发明，任何本领欲技术人员在不脱离本发明的精神和范围的情况下所作的改动与润饰，仍应属本发明的技术范畴。
【主权项】
1.一种在基材表面上外延地形成含硅材料的方法，所述方法包括: 将包括单晶表面的基材置放在处理室中； 将所述基材暴露给未掺杂的沉积气体，以在所述基材上形成第一未掺杂层，所述未掺杂的沉积气体包括硅源、碳源以及无掺质源； 将所述基材依序地暴露给掺杂的沉积气体，以在所述单晶表面上形成外延层，其中所述掺杂的沉积气体实质上由η型或P型掺质源及载气组成；以及 将所述基材暴露给蚀刻气体。
2.如权利要求1所述的方法，其中所述掺质包括磷来源。
3.如权利要求2所述的方法，其中所述磷来源包括膦。
4.如权利要求2所述的方法，还包括对所述处理室进行净化处理。
5.如权利要求1所述的方法，还包括在将所述基材暴露给所述蚀刻气体之后，立即对所述处理室进行净化处理。
6.如权利要求5所述的方法，其中所述蚀刻气体包括氯气及氯化氢。
7.如权利要求2所述的方法，其中单一处理循环包括:未掺杂的沉积步骤、掺杂的沉积步骤、暴露给所述蚀刻气体及对所述处理室进行净化处理，且所述处理循环至少重复二次。
8.如权利要求7所述的方法，其中对所述处理室进行净化处理包括仅流入惰性气体。
9.如权利要求7所述的方法，其中所述未掺杂的沉积步骤在所述掺杂的沉积步骤之后执行。
10.如权利要求1所述的方法，其中所述硅源包括共流的单硅烷和高阶硅烷。
11.如权利要求10所述的方法，其中所述高阶硅烷选自二硅烷、新戊硅烷及其混合物。
12.如权利要求10所述的方法，其中所述高阶硅烷包括新戊硅烷。
13.如权利要求10所述的方法，其中所述碳源包括甲基硅烷。
14.如权利要求2所述的方法，其中所述外延层是在晶体管加工工艺的制造步骤中形成，所述方法还包括: 在基材上形成栅极介电层； 在所述栅极介电层上形成栅极电极；以及 在所述基材上形成源极/漏极区，且所述源极/漏极区位于所述栅极电极的相对侧上，并且，在所述源极/漏极区之间界定通道区。
15.如权利要求1所述的方法，其中所述外延层是在晶体管加工工艺的制造步骤中形成，所述方法还包括: 在基材上形成栅极介电层； 在所述栅极介电层上形成栅极电极；以及 在所述基材上形成源极/漏极区，且所述源极/漏极区位于所述栅极电极的相对侧上，并且，在所述源极/漏极区之间界定通道区。
16.如权利要求10所述的方法，还包括调整所述单硅烷与所述高阶硅烷的比例。
17.如权利要求10所述的方法，其中所述单硅烷与所述高阶硅烷的比例超过4:1。
18.如权利要求10所述的方法，其中所述高阶硅烷包括二硅烷。
19.如权利要求18所述的方法，其中所述单硅烷与所述二硅烷的比例为约5:1。
【专利摘要】本发明是公开一种形成含硅的外延层的方法。具体的实施例是关于半导体器件(例如金属氧化物半导体场效晶体管MOSFET)中的外延层的形成与处理。在具体的实施例中，外延层的形成包括将处理室中的基材暴露给沉积气体，沉积气体包括二或更多个硅源，例如硅烷及包含新戊硅烷的高阶硅烷。实施例包括在形成外延层的过程中流入掺质来源(例如磷掺质)，并在没有磷掺质的情况下，继续以硅源气体进行沉积。
【IPC分类】H01L21-02, H01L21-336
【公开号】CN104599945
【申请号】CN201410771429
【发明人】叶祉渊, 安德鲁·拉姆, 金以宽
【申请人】应用材料公司
【公开日】2015年5月6日
【申请日】2007年12月11日
【公告号】CN101548363A, US20080138955, WO2008073926A2, WO2008073926A3