的"1"，然后可以经由第二储存单 元115_2输出储存在第一储存单元115_1中的"0"。
[0041] 当命令信号CMD与并行输入操作相对应时，第一测试控制单元117可以产生第一 选择信号SEL1使得第一选择单元116_1选择经由第一焊盘PAD1输入的数据，而第三选择 单元116_3选择经由第二焊盘PAD2输入的数据。第一储存单元115_1可以响应于内部时 钟ICK1而储存经由第一焊盘PAD1输入的数据，而第二储存单元115_2可以响应于内部时 钟ICK1而储存经由第二焊盘PAD2输入的数据。
[0042] 当命令信号CMD与并行输出操作相对应时，第一测试控制单元117可以产生第二 选择信号SEL2使得第二选择单元116_2选择储存在第一储存单元115_1中的数据，而第四 选择单元116_4选择从第二储存单元115_2输出的数据。第一储存单元115_1和第二储存 单元115_2可以响应于内部时钟ICK1而输出储存数据，且从第一储存单元115_1输出的数 据可以被输出至第一焊盘PAD1，而从第二储存单元115_2输出的数据可以被输出至第二焊 盘 PAD2。
[0043] 在下文中，将描述半导体系统的通孔测试操作。
[0044] 当第一半导体器件110执行串行输入操作时，经由第一测试输入焊盘TI_PAD1串 行输入的数据的相应比特可以被储存在第一储存单元115_1和第二储存单元115_2中。例 如，在顺序输入"〇"和" 1"的情况下，"〇"可以储存在第二储存单元115_2中，而" 1"可以 储存在第一储存单元115_1中。供作参考，经由第一测试输入焊盘TI_PAD1输入的数据可 以是具有预设模式的数据。
[0045] 接着，第一半导体器件110可以执行并行输出操作，且同时，第二半导体器件120 可以执行并行输入操作。储存在第一储存单元115_1中的"1"可以被输出至第一焊盘PAD1， 然后可以经由第一通孔TSV1输入至第三焊盘PAD3。类似地，储存在第二储存单元115_2中 的"0"可以被输出至第二焊盘PAD2,然后可以经由第二通孔TSV2输入至第四焊盘PAD4。输 入至第三焊盘PAD3的" 1"可以储存在第三储存单元125_1中，而输入至第四焊盘PAD4的 "0"可以储存在第四储存单元125_2中。如果正常形成通孔TSV1和TSV2,则储存在第一储 存单元115_1和第二储存单元115_2中的数据可以与储存在第三储存单元125_1和第四储 存单元125_2中的数据相同。另外，储存在第三储存单元125_1和第四储存单元125_2中 的数据可以与储存在第一储存单元115_1和第二储存单元115_2中的数据不同。
[0046] 最后，当第二半导体器件120执行串行输出操作时，可以顺序输出储存在第四储 存单元125_2中的数据和储存在第三储存单元125_1中的数据。在以上情况下，可以顺序 输出"0"和"1"。
[0047] 由于在通孔TSV1和TSV2正常形成时储存在第一半导体器件110中的数据被正常 地传送至第二半导体器件120,所以经由第一测试输入焊盘TI_PAD1顺序输入的数据和经 由第二测试输出焊盘T0_PAD2顺序输出的数据应当具有相同的模式。因此，通过将经由第 一测试输入焊盘TI_PAD1顺序输入的数据与经由第二测试输出焊盘T0_PAD2顺序输出的数 据进行比较，可以判定通孔TSV1和TSV2是否正常地形成。为了比较两种数据，半导体系统 可以包括在半导体器件110和120中的单独储存单元（未示出），或者可以包括与半导体器 件110和120连接的测试设备（未示出）。
[0048] 当第一半导体器件110执行诸如写入操作的正常数据输入操作时，经由焊盘PAD1 和PAD2输入的数据可以被传送至第一内部电路118。当第一半导体器件110执行诸如读取 操作的正常数据输出操作时，从第一内部电路118传送的数据可以经由选择单元116_2和 116_4输出至焊盘PAD1和PAD2。第二半导体器件120的操作与这些描述类似。
[0049] 半导体系统可以通过使用执行如上所述的预定操作的电路来测试通孔是否正常 地形成。为了提高效率，半导体系统可以使用针对另一种测试（例如，边界扫描测试）包括 的电路来执行通孔测试操作。
[0050] 图2是说明根据本发明的一个实施例的半导体系统的图。
[0051] 图2的半导体系统可以包括第一半导体器件210 (CHIP，芯片）至第N半导体器件 220。第一半导体器件210(芯片）至第N半导体器件220可以被层叠。在半导体系统中， 第一半导体器件210可以是最上面层叠的半导体器件，第N半导体器件220可以是最下面 层叠的半导体器件，而其余的半导体器件（芯片）可以是层叠在第一半导体器件210与第 N半导体器件220之间的半导体器件。第一半导体器件210 (芯片）至第N半导体器件220 中的每个可以包括多个焊盘P。彼此相邻层叠的半导体器件的多个焊盘P可以经由通孔TSV 连接。图2仅示出第一半导体器件210和第N半导体器件220的相应焊盘P、TI和T0以及 通孔TSV、以及其余半导体器件（芯片）的层叠形状。
[0052] 图3是说明图2中所示的第一半导体器件210的图。如图3中所示，第一半导体 器件210可以包括：焊盘P、测试输入焊盘TI、测试输出焊盘T0、输入缓冲器IB、输出缓冲器 0B、测试输入缓冲器TIB、测试输出缓冲器T0B、储存单元DFF、选择单元MUX1和MUX2、测试 控制单元TC0N以及内部电路ICIR。
[0053] 第一半导体器件210可以经由焊盘P输入/输出数据。在焊盘P之中，可以是命 令焊盘、地址焊盘和数据焊盘。输入缓冲器IB可以缓冲经由焊盘P输入的数据，而输出缓 冲器0B可以缓冲要输出至焊盘P的数据。
[0054] 在串行输入操作中可以经由测试输入焊盘TI来串行输入要储存在第一半导体器 件210中的数据，而在串行输出操作中可以经由测试输出焊盘T0来串行输出储存在第一半 导体器件210中的数据。测试输入缓冲器TIB可以缓冲经由测试输入焊盘TI输入的数据， 而测试输出缓冲器T0B可以缓冲要经由测试输出焊盘T0输出的数据。
[0055] 与每个储存单元DFF的输入端子（D)连接的每个选择单元MUX1可以选择经由与 前一级相对应的储存单元DFF的输出端子⑷）输出的数据或经由测试输入焊盘TI输入的 数据、和经由相应的焊盘P输入的数据中的一个。与每个储存单元DFF的输出端子（?连 接的每个选择单元MUX2可以选择从储存单元DFF输出的数据和从内部电路ICIR输出的数 据中的一个。
[0056] 测试控制单元TC0N可以响应于多个外部信号CMD和TCK而产生控制信号SEL1、 SEL2、0UT、T_0UT以及ICK。另外，第一半导体器件210可以包括用于施加多个外部信号CMD 和TCK的焊盘和通孔（为了便于描述未示出）。
[0057] 当命令信号CMD与串行输入操作相对应时，测试控制单元TC0N可以产生第一选择 信号SEL1使得每个选择单元MUX1选择从与前一级相对应的储存单元DFF输出的数据或经 由测试输入焊盘TI输入的数据。每个储存单元DFF可以响应于内部时钟ICK而执行移位 操作。因此，从与测试输出焊盘TO相邻的储存单元DFF开始，可以将经由测试输入焊盘TI 输入的数据顺序储存在储存单元DFF中。
[0058] 当命令信号CMD与串行输出操作相对应时，测试控制单元TC0N可以产生第一选择 信号SEL1，使得每个选择单元MUX1选择从与前一级相对应的储存单元DFF输出的数据，且 可以将测试输出信号T_0UT激活使得测试输出缓冲器T0B被激活。每个储存单元DFF可以 响应于内部时钟ICK而执行移位操作。因此，从与测试输出焊盘T0相邻的储存单元DFF开 始，可以顺序输出储存在储存单元DFF中的比特。
[0059] 当命令信号CMD与并行输入操作相对应时，测试控制单元TC0N可以产生第一选择 信号SEL1，使得每个选择单元MUX1选择输入至其相应的焊盘P的数据。可以响应于内部时 钟ICK而储存输入至相应焊盘P的数据。
[0060] 当命令信号CMD与并行输出操作相对应时，测试控制单元TC0N可以产生第二选择 信号SEL2,使得每个选择单元MUX2选择从其相应的储存单元DFF输出的数据。储存单元 DFF可以响应于内部时钟ICK而输出储存数据，且输出的数据可以被输出至相应的焊盘P。 [0061] 其余的半导体器件（芯片）以及220具有与第一半导体器件210相同的配置，且 其相应的组成元件的操作与以上所述的相同。在下文中，将描述半导体系统的通孔测试操 作。
[0062] 当第一半导体器件210执行串行输入操作时，经由测试输入焊盘TI串行输入的数 据可以储存在多个储存单元DFF中。供作参考，经由测试输入焊