二电感线圈；所述第一晶圆与所述第二晶圆键合在一起，其中，所述第一电介质层背离所述第一衬底的一侧与所述第二电介质层背离所述第二衬底的一侧相键合，所述第一电感线圈与所述第二电感线圈相对设置。由于所述第一电感线圈和所述第二电感线圈在两个不同的晶圆中，所以可以增加所述第一电感线圈与所述第二电感线圈之间的距离，以增加所述变压器的共振频率；同时，由于所述第一电感线圈和所述第二电感线圈在两个不同的晶圆中，可以使得所述第一电感线圈远离所述第一衬底，并使得所述第二电感线圈远离所述第二衬底，不影响所述第一电感线圈和所述第二电感线圈的自电感。
[0040]根据本发明的核心思想，还提供一种制备方法，如图1所示，包括:
[0041]步骤Sll:提供一第一晶圆，所述第一晶圆包括第一衬底以及位于所述第一衬底一侧的第一电介质层，所述第一电介质层内形成有一第一电感线圈；
[0042]步骤S12:提供一第二晶圆，所述第二晶圆包括第二衬底以及位于所述第二衬底一侧的第二电介质层，所述第二电介质层内形成有一第二电感线圈；
[0043]步骤S13:将所述第一晶圆与所述第二晶圆键合在一起，其中，所述第一电介质层背离所述第一衬底的一侧与所述第二电介质层背离所述第二衬底的一侧相键合，所述第一电感线圈与所述第二电感线圈相对设置。
[0044]下面将结合示意图对本发明的三维堆叠封装芯片中的变压器的制备方法进行更详细的描述，其中表示了本发明的优选实施例，应该理解本领域技术人员可以修改在此描述的本发明，而仍然实现本发明的有利效果。因此，下列描述应当被理解为对于本领域技术人员的广泛知道，而并不作为对本发明的限制。
[0045]为了清楚，不描述实际实施例的全部特征。在下列描述中，不详细描述公知的功能和结构，因为它们会使本发明由于不必要的细节而混乱。应当认为在任何实际实施例的开发中，必须做出大量实施细节以实现开发者的特定目标，例如按照有关系统或有关商业的限制，由一个实施例改变为另一个实施例。另外，应当认为这种开发工作可能是复杂和耗费时间的，但是对于本领域技术人员来说仅仅是常规工作。
[0046]在下列段落中参照附图以举例方式更具体地描述本发明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
[0047]以下，请参阅图1-图9具体说明本发明的三维堆叠封装芯片中的变压器及其制备方法，其中，图1为本发明一实施例中三维堆叠封装芯片中的变压器的制备方法的流程图；图2-图8为本发明一实施例的三维堆叠封装芯片中的变压器的在制备过程中的芯片的剖面示意图；图9为本发明一实施例的第一电感线圈和第二电感线圈在省略第一衬底、第一电介质层、第二衬底、第二电介质层时的俯视图。
[0048]首先，如图2所不，进行步骤S11，提供一第一晶圆100，所述第一晶圆100包括第一衬底110以及位于所述第一衬底110 —侧的第一电介质层120。所述第一衬底110的厚度一般较厚，约为500 μπι?800 μπι，例如500 μπι、600 μπι、700 μm等等，所述第一电介质层120的材料一般为氧化物。所述第一电介质层内形成有一第一电感线圈121，其中，所述第一晶圆100采用集成电路(integrated circuit)的工艺形成，所述第一电介质层120和第一电感线圈121通过BEOL(后段制程)的互连工艺形成，具体的互连工艺为本领域的普通技术人员可以理解的，在此不作赘述。在本实施例中，所述第一电介质层120包括η层互连层，所述第一电感线圈121位于第η层互连层Mn(又称顶层互连层，top metal)内，其中，η为大于2的正整数，在本发明的其它实施例中，所述第一电感线圈121还可以位于其它互连层中。
[0049]较佳的，第η-1层互连层(Mn-1)内还设置有一第一通电结构123，所述第一通电结构123用于将所述第一电感线圈121电性引出，所述第一通电结构123与所述第一电感线圈121通过第一连接塞124连接。在本实施例中，所述通电结构123的图形与所述电感线圈121的图形相同，即所述通电结构123的掩膜图形与所述电感线圈121的掩膜图形相同，用所述第一连接塞124把所述电感线圈121与通电结构123并联起来，有利于增加电感线圈的有效厚度，提高电感线圈的Q值。
[0050]此外，所述第一晶圆100还包括SoC芯片等，以将逻辑电路、分析电路、射频电路、传感器等器件，此为本领域的普通技术人员可以理解的，在图2中为具体示出。在图2中，所述第一晶圆100包括一金属结构125，用于连接垫片。
[0051]然后，如图3所示，进行步骤S12，提供一第二晶圆200，所述第二晶圆200包括第二衬底210以及位于所述第二衬底210 —侧的第二电介质层220。所述第二衬底210的厚度一般较厚，约为500 μ m?800 μ m，例如500 μ m、600 μ m、700 μ m等等，所述第二电介质层220的材料一般为氧化物。此外，所述第二晶圆200还包括SoC芯片等，以将逻辑电路、分析电路、射频电路、传感器等器件，此为本领域的普通技术人员可以理解的，在图3中为具体示出。
[0052]所述第二电介质层220内形成有一第二电感线圈221，其中，所述第二晶圆200采用集成电路(integrated circuit)的工艺形成，所述第二电介质层220和第二电感线圈221通过BEOL(后段制程)的互连工艺形成，具体的互连工艺为本领域的普通技术人员可以理解的，在此不作赘述。在本实施例中，所述第二电介质层220包括j层互连层，所述第二电感线圈221位于第j层互连层(又称顶层互连层，top metal)内，其中，j为大于2的正整数，在本发明的其它实施例中，所述第二电感线圈221还可以位于其它互连层中。
[0053]较佳的，第j-Ι层互连层(Mj-1)内还设置有一第二通电结构223，所述第二通电结构223用于将所述第二电感线圈221电性引出，所述第二通电结构223与所述第二电感线圈221通过第二连接塞224连接。在本实施例中，所述第二通电结构223的图形与所述第二电感线圈221的图形相同，即所述第二通电结构223的掩膜图形与所述第二电感线圈221的掩膜图形相同，用所述第一连接塞124把所述第二电感线圈221与所述第二通电结构223并联起来，有利于增加电感线圈的有效厚度，提高电感线圈的Q值。
[0054]接着，如图4所示，进行步骤S13，将所述第一晶圆100与所述第二晶圆200键合在一起，所述第一电介质层120背离所述第一衬底110的一侧与所述第二电介质层220背离所述第二衬底210的一侧相键合，所述第一电感线圈121与所述第二电感线圈221相对设置。较佳的，在所述第一晶圆100与所述第二晶圆200之间制备一氧化层300，所述第一晶圆100与所述第二晶圆200通过所述氧化层300键合在一起，优选的，所述氧化层300的厚度为0.5 μ m?5 μ m，例如，I μ m、2 μ m、3 μ m、4 μ m等等，可以通过改变所述氧化层300的厚度，调节所述第一电感线圈121与所述第二电感线圈221之间的距离，以调节所述第一电感线圈121与所述第二电感线圈221的纵向电磁耦合。
[0055]为了提高变压器的性能，所述第一电感线圈121和所述第二电感线圈221之间的耦合电容需要降低。较佳的，如图9所示，所述第一电感线圈121的中心点(线圈的环绕中心)标记为A，所述第二电感线圈221的中心点标记为B，所述中心点A和中心点B具有一偏移(off-set)距离D。所述偏移距离D可以为I μπι?5 μπι，以降低所述第一电感线圈121与所述第二电感线圈221的耦合电容。由于本实施例中所述第一电感线圈121和所述第二电感线圈221之间的纵向距离增大，所以，所述偏移距离比现有技术中的off-set小。通过调节纵向距离和偏移距离D，提高变压器的性能。其中，图4为图9沿CC’线的剖面图。
[0056]此外，所述