背靠背堆叠集成电路组合件以及制作方法
【专利说明】背靠背堆叠集成电路组合件以及制作方法
[0001]相关专利申请
[0002]本申请要求2012年12月 21 日提交且标题为“Back-to-back stacked integratedcircuit assembly and method of making”的美国专利申请第 13/725，403 号的优先权，该案出于所有目的特此以引用的方式并入。本申请与Stuber等人在2012年12月21日提交且标题为“Thin integrated circuit chip-on-board assembly and method of making，，的美国专利申请第13/725，245号，且与Stuber等人在2012年12月21日提交且标题为‘‘Semiconductor-on-1nsulator integrated circuit assembly and method of making，，的美国专利申请第13/725，306号有关，所述申请为本申请受让人所拥有，且特此以引用的方式并入。
[0003]发明背景
[0004]电子装置不断地在越来越小的封装中提供越来越多的功能性。这部分是通过将更多能力一处理能力、存储器等一集成到个别集成电路芯片上来实现的。然而，在小型强大装置的开发中，将越来越多的集成电路芯片本身配合到越来越小的封装中的能力也是重要的。
[0005]集成电路芯片通常附接到印刷电路板。这些板含有一个或多个金属迹线和通路层，从而提供到芯片和其它组件的电连接，因此完成电子系统。通过使用附接其组件芯片的创新方式，可使板变小，以便配合到较小的装置中。
[0006]集成电路芯片可以若干方式附接到印刷电路板。通常，它们安装在具有引脚的各种配置的封装中，所述引脚又插入印刷电路板中的孔中，并固定在适当位置。为了更小的轮廓，可省略封装步骤，且可将芯片直接安装在板上。用于将芯片安装在封装中和直接安装在板上的常见芯片安装技术为引线接合。在此方法中，较薄的引线将封装中或板上的垫连接到芯片上的垫。通常，这些接合垫沿芯片的上表面的外侧边缘定位。
[0007]由于引线接合的芯片所需的板面积超过芯片面积达引线的长度，因此可用其它方法来代替引线接合。在称为倒装芯片或C4(用于受控塌陷芯片连接)的第二方法中，用焊料凸块来涂覆芯片上的接合垫，且芯片面朝下安装在板上。在此方法中，芯片所使用的板上的占用面积不大于芯片的面积。消除长引线也能具有性能优势。
[0008]减小板大小的另一方法是将芯片一个堆叠在另一个之上，同时仍电连接到板。设计者经常发现堆叠相关芯片(例如存储器芯片及其控制器)是有利的。在此情况下，上部芯片通常直接连接到下部芯片，且不一定连接到板。此堆叠式芯片组合件将通常需要垂直连接，例如穿硅通路，来将信号和/或电力路由到所述芯片中的至少一个。此类垂直连接(虽然昂贵)可导致显著的封装大小减小，尤其是在此技术与倒装芯片贴装组合的情况下。在这些组合件中，两个芯片均倒置，其中C4凸块形成于下部芯片上；或它们面对面贴装，其中C4凸块直接形成于垂直连接件上。
[0009]在一些情况下，芯片堆叠可为有益的，但不需要垂直连接。举例来说，多个相同存储器芯片可连接到一个控制器芯片，以便增加存储器容量。在此情况下，存储器芯片可堆叠且个别地接合到印刷电路板，从而将所述存储器芯片连接到附近的控制器芯片。在这些情况下，两个芯片通常右侧向上贴装，且两者被引线接合到板。然而，芯片堆叠所提供的面积节省中的一些因许多引线接合所消耗的面积而失去。
[0010]因此，越来越需要以具成本效益的方式来生产较小的复杂电路板。
[0011]如本文以及所附权利要求书中所使用，电路形成于衬底上的区被称为有源层。术语“有源层”所指代的电路无需含有任何有源装置；相反，此层可含有仅包括无源装置的电路。此类无源电路的实例包括带通滤波器和电阻分压器。
[0012]发明概述
[0013]在一个实施方案中，一种集成电路组合件包括衬底，其具有第一表面和第二表面，所述第一表面具有形成于其中的有源层。第一有源层包括第一金属垫。提供具有第一表面和第二表面的第二衬底，其中第二有源层形成于所述第一表面中，使得第二衬底的第二表面耦接到第一衬底的第二表面。第二有源层包括第二金属垫。
[0014]在另一实施方案中，一种制造集成电路组合件的方法包括提供具有第一表面和第二表面的第一衬底。第一有源层形成于第一衬底的第一表面上。提供第二衬底，其具有第一表面和第二表面，且还具有形成于其第一表面上的第二有源层。第二衬底的第二表面耦接到第一衬底的第二表面。
[0015]附图简述
[0016]本文所描述的本发明的方面和实施方案中的每一个可单独或彼此组合使用。现在将参考附图来描述所述方面和实施方案。
[0017]图1是用于形成背靠背堆叠整体集成电路的示例性方法的流程图。
[0018]图2a到图2f示出根据一些实施方案的形成背靠背堆叠集成电路的阶段的横截面图。
[0019]图3是背靠背堆叠集成电路的另一实施方案的横截面图。
[0020]图4a到图4b是背靠背堆叠集成电路的另一实施方案的横截面图。
[0021]图5a到图5b是背靠背堆叠集成电路的另一实施方案的横截面图，其中第三集成电路堆叠在背靠背集成电路组合件之上。
[0022]图6是将SOI有源层转移到整体CMOS集成电路的后部的示例性方法的流程图。
[0023]图7a到图7f示出根据一些实施方案的形成堆叠整体CM0S/S0I集成电路的阶段的横截面图。
【具体实施方式】
[0024]电子组合件通常包括附接到印刷电路板的多个集成电路芯片。所述印刷电路板含有布线和连接，其与所附接的集成电路一起形式完整的功能系统。为了最小化此组合件的占用面积，集成电路芯片通常一个堆叠在另一个之上。
[0025]本发明公开一种堆叠芯片组合件和堆叠芯片的方法。所呈现的芯片堆叠程序较简单且成本低。在本发明的实施方案中，描述其中将集成电路芯片背靠背地一个堆叠在另一个上并电连接到印刷电路板的方法。在此配置中，每一个芯片上的接合垫是易接近的，而无需例如穿硅通路等垂直连接。芯片之间的垂直连接通常需要昂贵的一个芯片与另一芯片的高精度对准(〈5微米)，因为垂直通路的直径通常小于5微米，且间隔开小于5微米。因此，在本发明中，此昂贵的、高度精确的芯片到芯片对准是不必要的。
[0026]在本发明中，可用焊料凸块(“倒装芯片”方法)来将芯片中的一个接合到板，以获得最小的芯片轮廓面积。可使一个或两个芯片薄化，从而实现较薄的板组合件，这对于小型的薄电子装置来说通常是必要的。事实上，第一芯片可在结构上支撑第二芯片，使得第二芯片可薄化到10微米或以下。可替代地，第二芯片可为绝缘体上半导体(SOI)，其使用层转移技术接合到第一芯片，从而实现更加薄的组合件。
[0027]图1示出本公开的方法的一个实施方案，其中形成于整体半导体衬底上的两个集成电路背靠背耦接，且附接到印刷电路板，以便将两个电路电连接到所述板。在图1的流程图1000中，在步骤1010中提供第一衬底，例如硅晶片，其具有第一表面和第二表面。在步骤1015中，第一有源层形成于第一衬底的第一表面上，例如通过使用标准的互补金属氧化物半导体(CMOS)制造工艺。此工艺可例如形成