碳化硅半导体装置的制造方法
【技术领域】
[0001]本发明涉及一种在碳化硅半导体元件中包含进行双极动作的构造的碳化硅半导体装置的制造方法。
【背景技术】
[0002]在具有pn结并包含进行双极动作的构造的碳化硅半导体装置中，以往存在下述问题，即，在使电流向pn结的正向流动的情况下，由于pn结的再耦合电流，因晶体缺陷而导致堆垛层错扩张，作为结果，导致正向特性的电阻增加。成为堆垛层错的原因的晶体缺陷是在半导体衬底以及半导体衬底上的外延层的制造工序中形成的。
[0003]例如在专利文献I中，提出下述方法，即，为了使在半导体装置的外延层内不包含晶体缺陷，通过光学显微镜等预先对衬底中的晶体缺陷的位置坐标进行观察，在避开晶体缺陷的该位置坐标后的位置处形成元件区域。
[0004]专利文献1:日本特开2010 - 135573号公报
【发明内容】
[0005]然而，在提出的现有方法中，形成有晶体缺陷的部分的半导体芯片作为不合格品而被排除。因此，存在下述问题，即，与排除的芯片相对应地，成品率下降，单位芯片的制造成本增加。
[0006]本发明就是为了解决上述的问题而提出的，其目的在于提供一种能够良好地维持半导体装置的正向特性，并且能够防止单位芯片的制造成本增加的碳化硅半导体装置的制造方法。
[0007]本发明的一个方式所涉及的碳化硅半导体装置的制造方法，该碳化硅半导体装置具有元件构造，该元件构造具有形成在第I导电型的碳化硅半导体衬底上的第I导电型的外延层、和与所述外延层接触而形成的第2导电型的杂质层，该碳化硅半导体装置的制造方法，其特征在于，具有下述工序:对所述元件构造的所述外延层和所述杂质层之间的正向通电的特性进行检测的工序(a);基于所述工序(a)的检测结果，将所述元件构造区分为适合所述正向通电的第I组和不适合所述正向通电的第2组的工序(b);以及使用所述第I组的所述元件构造制造需要该元件构造中的正向通电的所述碳化硅半导体装置，使用所述第2组的所述元件构造制造不需要该元件构造中的正向通电的所述碳化硅半导体装置的工序
(C)。
[0008]本发明的其他方式所涉及的碳化硅半导体装置的制造方法，该碳化硅半导体装置具有元件构造，该元件构造具有形成在第I导电型的碳化硅半导体衬底上的第I导电型的外延层、和与所述外延层接触而形成的第2导电型的杂质层，该碳化硅半导体装置的制造方法，其特征在于，具有下述工序:对所述元件构造的所述外延层和所述杂质层之间的正向通电的特性进行检测的工序(a);使用所述元件构造制造所述碳化硅半导体装置的工序(b);以及基于所述工序(a)的检测结果，将制造出的所述碳化硅半导体装置区分为，具有第I组的所述元件构造的所述碳化硅半导体装置、和具有第2组的所述元件构造的所述碳化硅半导体装置的工序(c)，其中，该第I组的所述元件构造适合所述正向通电，该第2组的所述元件构造不适合所述正向通电。
[0009]发明的效果
[0010]根据本发明的上述方式，区分为第I组的元件构造(或具有第I组的元件构造的碳化硅半导体装置)和第2组的元件构造(或具有第2组的元件构造的碳化硅半导体装置)，制造与各自的使用用途对应的碳化硅半导体装置。因此，即使对于不适合正向通电的元件构造也能够将其有效地利用，制造碳化硅半导体装置，因此，能够良好地维持各用途的碳化硅半导体装置的正向特性，并且能够防止单位芯片的制造成本增加。
[0011]本发明的目的、特征、技术方案、以及优点通过以下的详细说明和附图会更清楚。
【附图说明】
[0012]图1是表示本发明的实施方式所涉及的碳化硅半导体装置的制造方法的概略内容的流程图。
[0013]图2是表示制造出的碳化硅半导体MOSFET的例子的图。
[0014]图3是表示制造出的碳化硅半导体MOSFET的例子的图。
[0015]图4是表示本发明的实施方式所涉及的碳化硅半导体装置的制造方法的概略内容的流程图。
[0016]图5是表示制造出的碳化硅半导体MOSFET的例子的图。
【具体实施方式】
[0017]下面，参照附图对本发明的实施方式进行说明。
[0018]〈第I实施方式〉
[0019]〈制造方法〉
[0020]图1是表示本发明的本实施方式所涉及的碳化硅半导体装置的制造方法的概略内容的流程图。在本实施方式中，作为半导体装置的一个例子，假定为碳化硅半导体MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor)。
[0021]首先，进行衬底制造工序，在该工序中，制造第I导电型的半导体衬底(步骤SI)。具体地说，通过改良升华法(改良Lely法)制造碳化硅衬底。此外，也能够购买已经制造好的在市场上出售的碳化硅衬底用于之后的工序。
[0022]此时，为了抑制在电流向pn结的正向流动的情况下(正向通电)产生的堆垛层错的扩张，期望制造出包含基面位错在内的晶体缺陷的密度较低的碳化硅衬底。
[0023]然后，进行外延层制造工序，在该工序中，在半导体衬底上，形成第I导电型的外延层(步骤S2)。具体地说，通过使用径和娃烧气体的CVD (Chemical Vapor Deposit1n)法，在碳化硅衬底上形成外延层。此外，也能够购买已经形成有外延层的碳化硅衬底用于之后的工序。
[0024]此时，为了抑制在电流向pn结的正向流动的情况下(正向通电)产生的堆垛层错的扩张，期望进行通过变换为其他位错而预先降低基面位错的密度等的处理。
[0025]然后，进行外延层检测工序，在该工序中，对所形成的外延层的初始特性进行检测(步骤S3) ο具体地说，使用在市场上出售的检测装置，以非破坏方式，进行外延层的杂质浓度、层的厚度以及其表面状态的评价。并且，针对各晶圆进行包含基面位错在内的晶体缺陷的观察。此外，所谓基面位错，是指在偏角(off-angle)衬底上生长的外延层在偏角方向上以相当于层厚的长度延伸的直线上的缺陷。例如，通过扫描型光致发光法或X光形貌观察进行上述观察。
[0026]该检测结果作为检测结果数据保存在规定的存储区域(未图示)。此外，这些检测以晶圆状态进行。
[0027]在此，包含基面位错在内的晶体缺陷会导致堆垛层错的扩张。堆垛层错扩张，从而半导体装置的正向电阻增加，因此，期望制造晶体缺陷的密度较低的半导体晶圆。
[0028]此外，包含基面位错在内的晶体缺陷集中地分布，有时在同一晶锭或同一批次中的多个碳化硅半导体衬底的外延层中显示出相同的分布。在上述情况下，无需对全部的碳化硅衬底的外延层中的晶体缺陷进行观察，可以通过对以晶锭单位或制造批次单位选择出的一部分的碳化硅半导体衬底中的晶体缺陷进行观察而代用。如果这样做，则能够削减该检测所伴随的费用以及时间，作为结果，能够使制造成本便宜。
[0029]然后，进行用于制作半导体元件的晶圆工艺工序(步骤S4)。具体地说，使用在市场上出售的半导体制造装置，重复进行图案曝光以及显影，进一步进行蚀刻、离子(杂质)注入、热处理、氧化处理、层间膜的成膜以及电极形成，在半导体晶圆上制造碳化硅半导体MOSFETo
[0030]然后，进行晶圆测试工序，在该工序中，对半导体晶圆的初始特性进行评价(步骤S5)。具体地说，利用通常的探针等，对元件的初始特性进行评价。也对半导体晶圆中的泄漏电流进行测量。该测试的结果作为检测结果数据保存在规定的存储区域中(未图示)。
[0031]然后，进行切割工序，在该工序中，通过对半导体晶圆进行切割而形成半导体芯片(步骤S6)。在切割中，使用一般的切割机。
[0032]然后，进行芯片测试工序，在该工序中，对半导体芯片(半导体元件)的初始特性进行评价(步骤S7)。该测试的结果作为检测结果数据保存在规定的存储区域(未图示)中。还对半导体芯片中的泄漏电流进行测量，并且，也对在例如lOA/cm2左右的电流流过的状态下的电阻值以及电阻相对于通电时间的变化量进行测量。
[0033]然后，参照至少I个在先前的工序中得到的检测结果数据，判断在对半导体芯片中的pn结正向通电的情况下有无正向电阻的增加。并且，在判断为正向电阻没有增加的情况下，将半导体芯片设为适合正向通电的第I组半导体芯片，在判断为正向电阻增加的情况下，将半导体芯片设为不适合正向通电的第2组半导体芯片。
[0034]例如，能够参照外延层检测工序(步骤S3)的检测结果数据，将在外延层中具有晶体缺陷的碳化硅半导体衬底，设为不适合正向通电的半导体晶圆。
[0035]另外，例如，能够参照晶圆测试工序(步骤S5)的检测结果数据，将在作为元件构造的体二极管的整流特性中存在异常、且泄漏电流与正常分布相比较大的半导体晶圆，设为不适合正向通电的半导体晶圆。
[0036]另外，例如，能够参照芯片测试工序(步骤S7)的检测结果数据，将泄漏电流与预先设定的阀值相比较大的、或通电状态下的正向电阻的变化量与预先设定的阀值相比较大的半导体芯片，设为不适合正向通电的半导体晶圆。
[0037]随后，进行区分工序，在该工序中，按照各自的组对半导体芯片的使用用途进行区分(步骤S8)。通过该区分，适合正向通电(Yes)的第I组半导体芯片前