一种sti隔离抗辐射加固结构的制备工艺的制作方法
【技术领域】
[0001]本发明涉及集成电路技术领域，尤其是一种用于深亚微米半导体器件的STI隔离抗辐射加固结构的制备工艺。
【背景技术】
[0002]抗辐射器件通常应用于航空航天类电子产品与军事领域中，这类电路需要有高可靠性、优异抗辐射性能等特点。
[0003]当前半导体制造技术中，STI (Shallow Trench Isolat1n，简称STI，中文名称浅沟隔离槽)是主流的半导体器件的隔离结构，它有着节约面积，隔离效果良好的特点，被广泛应用在各类深亚微米半导体制程。STI隔离加固技术即在STI隔离中增加新的介质层或介质层结构，达到增强抗辐射能力。
[0004]STI隔离通过在体硅片、外延片或SOI片的衬底上进行光刻和刻蚀，形成浅槽，然后在浅槽中填充Si02等介质对器件之间进行隔离。采用浅槽隔离的最大优点是消除了Locus工艺中过长的鸟嘴，在满足器件隔离需求的同时，使得电路集成度提高。正是由于鸟嘴的减少，使得器件进行总剂量辐射时在二氧化硅中产生的电子空穴对难以引起衬底表面的反型，从而在一定程度上起到增强抗总剂量辐射的能力。其主要形成工艺流程如图1至图6所示:
第I步:如图1所示，在硅衬底I或包含外延层2的衬底上生长第一二氧化硅层3，并采用LPCVD方式淀积第一氮化硅层4 ；
第2步:如图2所示，使用STI专用光刻版12对圆片进行相应涂胶、曝光、显影，用于后道STI腐蚀；
第3步:如图3所示，完成第一氮化硅层4，第一二氧化硅3和外延层2的刻蚀和去胶，在外延层2上刻蚀出浅槽5 ;
第4步:如图4所示，完成浅槽内壁的氧化约200A 二氧化硅后，进行HDPCVD工艺的STI介质6淀积，主要填充材料为USG (Undoped Silicate Glass)，用于器件场区隔离；
第5步:如图5所不，对二氧化娃6进行CMP (Chemi seal-mechanical Polish)工艺进行平坦化处理，停止在氮化硅4上。
[0005]第6步:如图6所示，去除第一氮化硅层4和第一氧化硅层3，完成器件平坦化工艺，获得最终的STI隔离槽7 ;
通过以上主要的6个工艺过程形成了 STI隔离结构7，虽解决了 Locus工艺中鸟嘴占用面积过大问题，实现了更高器件集成度，但其在进行总剂量辐射时仍有较大漏电流产生，使得电路的静态工作电流大，抗辐射能力差，成品率低。
【发明内容】
[0006]本发明要解决的技术问题是提供一种STI隔离抗辐射加固结构的制备工艺，在相同的总剂量辐射下使半导体器件拥有更低的漏电流产生，从而提升器件的抗辐射性能。
[0007]为了解决上述技术问题，本发明包括以下步骤:
第I步，在硅衬底的外延层上生长第一二氧化硅层和第一氮化硅层；
第2步，使用STI专用光刻版对器件进行相应涂胶、曝光、显影，用于后道STI腐蚀；
第3步，对第一氮化硅层、第一二氧化硅层和外延层进行刻蚀和去胶，在外延层上刻蚀出浅槽；
第4步，在浅槽的内壁上依次生成第二二氧化硅层和第二氮化硅层的叠层，然后对浅槽填充USG介质层；
第5步，对USG介质层，以及对第二二氧化硅层和第二氮化硅层的叠层进行CMP工艺处理，停止在第一氮化硅层上；
第6步，去除第一氮化硅层和第一二氧化硅层，完成器件平坦化工艺，获得带有第二二氧化硅层和第二氮化硅层的叠层结构的STI隔离槽；
优选地，所述第二二氧化硅层和第二氮化硅层的叠层为三层以上结构。
[0008]本发明的有益技术效果是:1.可以避免填充PSG带来的工艺沾污；2，可以有效控制总剂量辐射时的界面正电荷对衬底的影响；3，采用Si02-SiN-Si02三明治或叠层结构代替全SiN介质，可以降低工艺难度，同时增强器件结构的可靠性。
【附图说明】
[0009]图1-图6为传统工艺流程；
图7-图12为本发明流程。
【具体实施方式】
[0010]本发明所列举的实施例，只是用于帮助理解本发明，不应理解为对本发明保护范围的限定，对于本技术领域的普通技术人员来说，在不脱离本发明思想的前提下，还可以对本发明进行改进和修饰，这些改进和修饰也落入本发明权利要求保护的范围内。
[0011]第I步，如图7所示，在硅衬底I的外延层2上生长第一二氧化硅层3和第一氮化硅层4 ;所述硅衬底I厚度约为SEMI标准厚度，第一二氧化硅层3厚度为20nm~40nm ;所述第一氮化硅层4采用LPCVD方式生长，厚度为100nm~200nm ；
第2步，如图8所示，使用STI专用光刻版12对器件进行相应涂胶、曝光、显影，用于后道STI腐蚀；
第3步，如图9所示，对第一氮化硅层4、第一二氧化硅层3和外延层2进行刻蚀和去胶，在外延层2上刻蚀出浅槽5，深度约为300nm ~400nm ；
第4步，如图10所示，在浅槽5的内壁上依次生成第二二氧化硅层8和第二氮化硅层9的叠层，层数为三层以上，然后采用HDPCVD设备对浅槽5填充USG介质层10 ;
第5步，如图11所示，对USG介质层10，以及第二二氧化硅层8和第二氮化硅层9的叠层进行CMP工艺处理，停止在第一氮化硅层4上；
第6步，如图12所示，去除第一氮化硅层4和第一二氧化硅层3，完成器件平坦化工艺，获得带有第二二氧化硅层8和第二氮化硅层9的叠层结构的STI隔离槽11。
[0012]本发明STI隔离槽11填充采用Si02-SiN-Si02的三明治结构，先进行STI薄氧化，再填充抗福射介质SiN，再填充Si02介质，由于抗福射SiN介质的存在，可以很好的提高器件的抗辐射能力，使器件在进行总剂量辐射时，产生电子空穴数量较少，从而使得整个集成电路的静态工作电流保持较低水平，电路性能参数和成品率得到提高。根据实际器件结构与需求，还可以考虑ONO或者0Ν0Ν0或者0Ν0Ν0Ν0等以此类推的多层叠加结构。
【主权项】
1.一种STI隔离抗辐射加固结构的制备工艺，其特征在于，包括以下步骤: 第I步，在硅衬底(I)的外延层(2)上生长第一二氧化硅层(3)和第一氮化硅层(4); 第2步，使用STI专用光刻版(12)对器件进行相应涂胶、曝光、显影，用于后道STI腐蚀； 第3步，对第一氮化硅层(4)、第一二氧化硅层(3)和外延层(2)进行刻蚀和去胶，在外延层(2)上刻蚀出浅槽(5)； 第4步，在浅槽(5)的内壁依次生成第二二氧化硅层(8)和第二氮化硅层(9)的叠层，然后对浅槽(5)填充USG介质层(10)； 第5步，对USG介质层(10)，以及第二二氧化硅层(8)和第二氮化硅层(9)的叠层进行CMP工艺处理，停止在第一氮化硅层(4)上； 第6步，去除第一氮化硅层(4)和第一二氧化硅层(3)，完成器件平坦化工艺，获得带有第二二氧化硅层(8)和第二氮化硅层(9)的叠层结构的STI隔离槽(11)。2.根据权利要求1所述的一种STI隔离抗辐射加固结构的制备工艺，其特征在于，所述第二二氧化硅层(8 )和第二氮化硅层(9 )的叠层为三层以上结构。
【专利摘要】本发明涉及集成电路技术领域，尤其是一种用于深亚微米半导体器件的STI隔离抗辐射加固结构的制备工艺。包括以下步骤：第1步，在硅衬底的外延层上生长第一二氧化硅层和第一氮化硅层；第2步，进行相应涂胶、曝光、显影，用于后道STI腐蚀；第3步，刻蚀和去胶，在外延层上刻蚀出浅槽；第4步，生成第二二氧化硅层和第二氮化硅层的叠层，然后对浅槽填充USG介质层；第5步，进行CMP工艺处理，停止在第一氮化硅层上；第6步，完成器件平坦化工艺，获得带有第二二氧化硅层和第二氮化硅层的叠层结构的STI隔离槽；本发明可以避免填充PSG带来的工艺沾污，可以有效控制总剂量辐射时的界面正电荷对衬底的影响。
【IPC分类】H01L21/762
【公开号】CN104882406
【申请号】CN201510197886
【发明人】郑若成, 徐海铭, 曾庆平, 赵文彬, 洪根深, 汤赛楠
【申请人】中国电子科技集团公司第五十八研究所
【公开日】2015年9月2日
【申请日】2015年4月23日