]图6示意性地示出了根据本发明的另一实施方式的、图4的eDRAM组4000的eDRAM单元中的一个eDRAM单元的另选剖视图。特别地，在图6的实施方式中，这两个位线节点1040不存在，并且被单个位线节点4611代替，该单个位线节点4611在由图5的实施方式中的位线节点1040占用的区域以及STI 5004上延伸。
[0053]本领域技术人员将清楚，在图5和6中的空白空间可以采用适当的材料(例如电介质)填充。
[0054]另外，虽然没有示出，但是可以实现STI 5004以仅仅分离背栅4510、4511，而不将存储元件1100的半导体层5003与存储元件4511的半导体层分离。在这种情况下，即使存在两个背栅4510、4511，仍可以实现单个更小的位线节点1040。例如可以通过在实现半导体层5003之前实现STI 5004来实现这一点。另选地，可以通过穿过半导体层5003进行切割来实现STI 5004，而随后可以重构半导体层5003的移除部分。仍另选地，或此外，可以不通过STI而是通过体层5001的本征区分离这两个背栅。在这种情况下，可以通过对相应区域进行掺杂来实现这两个背栅，并且可以通过在两个掺杂区域之间的、大体上与STI 5004占用的区域对应的区域进行相反地掺杂来获得这种分离。
[0055]图7示意性地示出了 DRAM单元对7000的俯视图。尽管在下文中DRAM单元对7000被描述为用于eDRAM应用，但是单元对7000可用于DRAM和/或eDRAM应用。图8示意性示出了 eDRAM组8000的俯视图，其包括四个图7中的eDRAM单元对7000。
[0056]eDRAM单元对7000不同于eDRAM单元对1000之处在于位线节点7040被形成为延伸至eDRAM单元对7000的主线轴B-B7外部。换句话说，在该图中位线节点7040向下延伸至低于元件1110-1133及1210-1231的底部。在一些实施方式中，在元件1220、1233、1232、1231、7040、1133、1132、1131以及1120占用的区域外部，诸如图5中的层5003的有源硅可以以台面隔离的方式进行蚀刻。
[0057]如图8中可以看出，这使得能够在不倾斜的情况下实现存储单元对7000阵列，而倾斜对图2中的阵列而言是必需的。如图2中的情况那样，图8中每个存储单元对7000的每个栅极1132和1232可以被垂直连接。然而，由于存储节点1120、1220和位线节点7040不在同一水平线上，因此可以采用两条单独的水平连接线来连接这些元件，而无需倾斜存储单元对7000。特别是在图8中，如图2中那样，在垂直/水平连接和各个节点/栅极交叉位置处的黑色方块表示存在有通孔，从而连接这些垂直/水平连接和各个节点/栅极。更具体地，连接8411和8412水平排列并分别经由通孔8421-8423连接至eDRAM单元对7001-7003的位线节点7040。连接8311-8316垂直排列，并经由通孔8321-8328连接至eDRAM单元对7001-7004 的栅极 1132 与 1232。
[0058]本领域技术人员将会清楚，虽然在图8中的eDRAM组8000中仅仅示出了四个eDRAM单元对7001-7004，但是本发明并不限于此。特别地，任意数量的eDRAM单元对7000都可以通过以与图2中的实施方式所呈现的方式相似的方式垂直和/或水平相邻地以矩阵形式增加eDRAM单元对来按照这种方式进行连接。
[0059]图9示意性地示出了根据本发明实施方式的eDRAM组9000的俯视图。特别地，在图9中，以类似于图3的方式，将单个背栅9500应用到图8中的eDRAM组8000。因此，可以获得与图3中的实施方式相似的优点，还获得无需倾斜eDRAM单元对7000的其它优点。在一些实施方式中，图9中的所有隔离可以通过台面隔离来完成(将有源硅蚀刻至掩埋的氧化物的顶部)。
[0060]图10示意性地示出了根据本发明的另一实施方式的eDRAM组10000的俯视图。特别地，在图10中，以类似于图4的方式，将单个背栅10510-10515应用到共享至栅极1132或1232的相同竖直连接的所有eDRAM存储元件。而且，类似于图4，STI1110和1210被延长，并且5004也是STI，以便分离相邻的背栅。另外，在一些实施方式中，在存储元件7101-7204的上侧和下侧，也可以存在有源硅被蚀刻台面隔离。
[0061]具体地，背栅10510-10515顺序地作用于存储元件7102、7202、7101和7104、7201和7204、7103和7203。这里，如图4所示，eDRAM单元对7001-7004分别被划分为两个存储元件，以便能够通过STI 5004分离下方的背栅。这样，存储元件7101和7201形成eDRAM单元对7001，存储元件7102和7202形成eDRAM单元对7002，存储元件7103和7203形成eDRAM单元对7003，并且存储元件7104和7204形成eDRAM单元对7004。形成eDRAM单元对的两个存储元件被分离，使得以类似于图4的实施方式的方式，实现两个位线节点7040来代替单个位线节点7040，并经由连接10610将这两个位线节点7040彼此连接。
[0062]因此，可以获得与图4中的实施方式相似的优点，以及无需倾斜eDRAM单元对7000的其它优点。
[0063]尽管在上述实施方式中，背栅3500、4510、4511、9500、10510-10515被图不为大体上与相应的整个存储元件相重叠，但本发明并不限于此。另选地，或另外地，可以实现背栅中的至少一个背栅，以便大体上与相应的选择晶体管的沟道相重叠并且不与存储元件的其余结构相重叠。
【主权项】
1.一种eDRAM存储元件，其包括:第一存储节点(1120,1220);位线节点(1040)，该位线节点(1040)用于存取存储在所述存储节点中的值；以及选择晶体管(1130，1230)，该选择晶体管(1130，1230)控制从所述位线节点到所述存储节点的存取，其中所述选择晶体管具有前栅(1132，1232)和背栅(3500，4510，4511，9500，10510-10515)。2.根据权利要求1所述的eDRAM存储元件，其中所述背栅(3500，9500)被配置为被极化以增加所述选择晶体管的阈值电压。3.根据权利要求1所述的eDRAM存储元件，其中所述背栅(4510，4511，10510-10515)被配置为被极化以在所述eDRAM存储元件的保持操作期间增加所述选择晶体管的阈值电压。4.根据权利要求3所述的eDRAM存储元件，其中所述背栅(4510，4511，10510-10515)被配置为被极化以在所述eDRAM存储元件的读取操作和/或写入操作期间降低所述选择晶体管的阈值电压。5.一种eDRAM组，其至少包括第一 eDRAM存储元件(1100)和第二 eDRAM存储元件(1200)，所述第一 eDRAM存储元件(1100)和所述第二 eDRAM存储元件(1200) 二者是根据权利要求1或2所述的eDRAM存储元件，其中所述第一 eDRAM存储元件的背栅(3500)连接至所述第二 eDRAM存储元件的背栅(3500)。6.根据权利要求5所述的eDRAM组，其中所述第一eDRAM存储元件的位线节点与所述第二 eDRAM存储元件的位线节点相同。7.一种eDRAM组，其至少包括第一 eDRAM存储元件(4100)和第二 eDRAM存储元件(4200)，所述第一 eDRAM存储元件(4100)和所述第二 eDRAM存储元件(4200) 二者是根据权利要求1、3或4所述的eDRAM存储元件，其中所述第一 eDRAM存储元件的背栅(4510)与所述第二 eDRAM存储元件的背栅(4511)断开。8.根据权利要求7所述的eDRAM组，其中所述第一eDRAM存储元件的位线节点和所述第二 eDRAM存储元件的位线节点通过绝缘元件(5004)分离，并且经由连接(4610)彼此电连接。
【专利摘要】本发明涉及一种eDRAM存储元件，其包括：第一存储节点(1120，1220)；位线节点(1040)，该位线节点(1040)用于存取存储在所述存储节点中的值；以及选择晶体管(1130，1230)，该选择晶体管(1130，1230)控制从位线节点到存储节点的存取，其中选择晶体管具有前栅(1132，1232)和背栅(4510，4511)。
【IPC分类】H01L27/12, H01L27/108, G11C11/404, H01L29/786, H01L21/84
【公开号】CN104995729
【申请号】CN201380070597
【发明人】G·恩德斯, F·霍夫曼
【申请人】索泰克公司
【公开日】2015年10月21日
【申请日】2013年12月12日
【公告号】US20150357333, WO2014114406A1