具有损伤区域的电子熔丝的制作方法
【专利说明】具有损伤区域的电子熔丝
[0001]相关申请的交叉引用
[0002]本申请要求于2013年2月6日提交的、标题为“ELECTRONIC FUSE HAVING ADAMAGED REG1N”的美国专利申请序列号13/760,488的权益，通过引用将其全部内容合并至此。
技术领域
[0003]本发明一般涉及半导体，以及尤其涉及电子熔丝互连结构。
【背景技术】
[0004]熔丝是根据适当的电流烧断(blow)的结构。例如，提供电流通过熔丝以最终使得熔丝烧断并制造开路。编程指故意地烧断熔丝并且制造开路。在集成电路系统存储设备中，熔丝可以用于激活存储芯片中的冗余以及用于在逻辑芯片中对功能和代码编程。具体地，动态随机存取存储器(DRAM)和静态随机存取存储器(SRAM)可以为了这种目的使用熔丝。
[0005]电子熔丝(e-fuse)也可以用来防止由在制造过程中产生的随机缺陷引起的降低的芯片成品率。而且，电子熔丝提供标准化芯片设计的未来定制。例如，电子熔丝可以提供各种电压选项、封装引脚输出选项，或者由制造商期望的任何其他选项以在最终处理之前使用。这些定制可能性使得更容易对于几种不同的最终产品使用一个基础设计并且帮助提尚芯片成品率。
[0006]一些电子熔丝利用电迀移效应烧断并制造开路。例如，电迀移可以限定为因传导电子与扩散金属原子之间的动量传递由离子的逐渐转移在导体中引起的材料的转移。在利用电迀移效应的电子熔丝中，由离子的逐渐移动引起的这种材料转移可以产生空隙，这使得电子熔丝烧断并制造开路。
[0007]但是，在典型的电子熔丝中，电迀移可能引起不可预测的空隙，因此在不合需要的位置潜在地制造开路。此外，典型的电子熔丝编程可能需要高编程电流和长编程时间。这种编程电流和时间可能在编程期间导致不可预测的空隙形成，这可以负面地影响与电子熔丝相邻的其他电路。因此，使用较低编程电流和较短编程时间编程电子熔丝可能是期望的。另外，可预测的和可重复的空隙形成可能也是优选的。
[0008]因此，在本领域中存在克服在上文描述的缺陷和限制的需求。
【发明内容】
[0009]根据本发明的一个实施例，提供一种电子熔丝结构。电子熔丝结构可以包括
(包括Mx金属)，以及在M x级上的M X+1级，M X+1级包括M X+1金属和在竖直方向上将M x金属电连接到Mx+1金属的通路，其中M X+1金属包括厚部分和薄部分，并且其中M x金属、M X+1金属和通路基本上使用导电材料填充。
[0010]根据另一种示例性实施例，提供一种形成电子熔丝的方法。该方法可以包括在Mx级上形成第一 Mx+1电介质，在熔丝区域上形成中间电介质，以及在第一 M X+1电介质和中间电介质上形成第二 Mx+1电介质，其中第一 M X+1电介质、第二 M X+1电介质形成M X+1级ο该方法可以进一步包括在熔丝区域上的Mx+1级中形成沟槽，其中中间电介质抵抗用来形成沟槽的蚀刻技术，使得沟槽具有厚部分和薄部分，在沟槽中形成通路开口，其中通路开口从沟槽的底面延伸到位于中的M x金属的顶面，以及去除中间电介质。
[0011 ] 根据本发明的另一种实施例，提供一种电子熔丝结构。电子熔丝结构可以包括第一Mx+1金属、第二 MX+1金属、与第一 M X+1金属接触的第三MX+1金属，以及第四M X+1金属，其中第三Mx+1金属包括颈状区域，其中第二 M X+1金属与第三M X+1金属的一侧相邻，并且第四M X+1金属与第三Mx+1金属的相对侧相邻。
【附图说明】
[0012]将结合附图最好地领会下面的详细描述，其作为示例给出并且不意图将本发明局限于此，其中:
[0013]图1描绘根据现有技术由通路连接的两个互连级的横截面视图。
[0014]图1A描绘图1的截面视图，截面A。
[0015]图2-8说明根据示例性实施例形成电子熔丝的方法的步骤。
[0016]图2描绘根据不例性实施例具有第一 Mx金属、第二 Mx金属和Mx盖电介质的Mx级。
[0017]图3描绘根据不例性实施例的第一 Mx+1电介质和中间电介质的形成。
[0018]图4描绘根据示例性实施例的中间电介质的一部分的去除。
[0019]图5描绘根据示例性实施例的第二 Mx+1电介质的形成。
[0020]图6描绘根据示例性实施例的熔丝沟槽和无熔丝沟槽的形成。
[0021]图6A描绘图6的截面视图，截面B。
[0022]图7描绘根据示例性实施例的第一通路开口和第二通路开口的形成。
[0023]图7A描绘图7的截面视图，截面C。
[0024]图8描绘根据示例性实施例的最终电子熔丝结构。
[0025]图8A描绘图8的截面视图，截面D。
[0026]图9描绘根据示例性实施例的编程之后的最终电子熔丝结构。
[0027]图10描绘根据另一种示例性实施例的最终电子熔丝结构。
[0028]图1OA描绘图10的截面视图，截面E。
[0029]图11描绘根据另一种示例性实施例的最终电子熔丝结构。
[0030]图1lA描绘图11的截面视图，截面F。
[0031]图12-18说明根据示例性实施例形成电子熔丝的方法的步骤。
[0032]图12描绘根据示例性实施例的具有Mx金属和M,盖电介质的M M。
[0033]图13描绘根据示例性实施例的设计布局。
[0034]图14描绘根据示例性实施例的根据设计布局形成图案之后的Mx+1电介质。
[0035]图15描绘图14的横截面视图，截面A-A。
[0036]图16描绘图14的横截面视图，截面B-B。
[0037]图17描绘根据示例性实施例的通路开口的形成。
[0038]图17A描绘图17的截面视图，截面G。
[0039]图18描绘根据另一种示例性实施例的最终电子熔丝结构。
[0040]图18A描绘图18的截面视图，截面H。
[0041]图19描绘根据另一种示例性实施例编程之后的最终电子熔丝结构。
[0042]图20描绘根据另一种示例性实施例的最终电子熔丝结构。
[0043]附图不一定按比例绘制。附图仅是图解表示，不意图描写本发明的具体参数。附图意图仅描绘本发明的典型实施例。在附图中，类似的编号表示类似的元件。
【具体实施方式】
[0044]在这里公开所要求的结构和方法的详细实施例；但是，可以理解，公开的实施例仅说明所要求的结构和方法，其可以用各种形式实施。但是，本发明可以用许多不同的形式实施并且不应当解释为局限于这里陈述的示例性实施例。然而，提供这些示例性实施例使得本公开将彻底且完整，并且将本发明的范围充分地传达给本领域技术人员。在描述中，可以省略众所周知的特征和技术的细节以避免不必要地模糊呈现的实施例。
[0045]本发明一般涉及电子熔丝结构，以及尤其涉及具有缺陷区域的电子熔丝结构。电子熔丝结构可以包括邻近通路与Mx+1金属的薄部分之间的交叉的缺陷区域。在一些情况下，电子熔丝结构可以包括多于一个缺陷区域。在一些情况下，缺陷区域可以由不良的衬垫覆盖和位于导电材料中的小空隙限定。
[0046]有利地，本发明的电子熔丝结构的形成可以在后段制程(BEOL)中实现，并且与目前的工艺流程兼容。BEOL可以与FEOL区别在于:半导体器件(例如晶体管)可以在FEOL中制作，而到那些半导体器件以及那些半导体器件之间的连接可以在BEOL中形成。本发明因此允许电子熔丝在正常互连工艺流程期间制作，因此有利地减少用于制造通常在不同的工艺流程中制作的电子熔丝的加工成本。
[0047]更具体地，多层电子元件包括电介质材料的多个层，每层上具有通路、焊盘、将焊盘连接到通路的带条和布线形式的金属化。电介质层中的通路或其他开口从一层延伸到另一层。这些开口使用导电材料填充并且将一层的金属化电连接到另一层的金属化，并且提供如今在行业中使用的高密度电子元器件。可以使用填充技术(例如电镀、无电式镀敷、化学气相沉积、物理气相沉积或者方法的组合)形成每个电介质层的金属化。金属化和电介质层可以用盖电介质封盖，盖电介质可以是例如氮化物。在目前情况下，熔丝线路可以称作如上所述电介质层的金属化。
[0048]作为示例，图1说明具有典型互连结构的结构100。互连结构可以包括102和Mx+1级112。102可以包括Mx电介质104和Mx金属106。M X+1级112可以包括M X+1电介质114和Mx+1金属116。M違电介质110可以位于M x电介质104与M X+1电介质114之间并且将Mx金属106与Mx+1金属116电绝缘。另外，Mx金属106和Mx+1金属116每个可具有凡衬垫108和Mx+1衬垫118，分别将任何导电材料与Mx电介质104和Mx+1电介质114分离。Mx+1盖电介质120可以位于MX+1电介质114上并且将Mx+1级112与随后可能在上面形成的额外互连级(没有示出)电绝缘。此外，通路122可以竖直地延伸并且在Mx金属106与Mx+1金属116之间形成导电链路。
[0049]现在参考图1A，示出图1的截面视图