[0091]底切特征628的存在可以导致如图18A中示出的截面视图，截面H中描绘的损伤区域640。损伤区域640可以包括底切特征628。在一个实施例中，损伤区域640可以包括靠近底切特征628的不良的衬垫覆盖和不良的种子层覆盖。不良的衬垫覆盖和不良的种子层覆盖可以由底切特征628的独特几何形状引起。不良的衬垫覆盖和不良的种子层覆盖可以包括不均匀的厚度、不完整的覆盖或者甚至衬垫或种子层中的小空隙。具体地，种子层中的小空隙可以对于可以在可适用的电流流动下增长的电迀移以及其他因素(例如高电流密度和热量)敏感。
[0092]继续参考图18和18A，示出最终的电子熔丝结构。因此，Mx金属606、通路636和第一 Mx+1金属632可以一起形成电子恪丝结构。
[0093]现在参考图19，示出编程之后的最终电子熔丝结构。第三Mx+1金属634的颈状区域624(图18)可以引起较高的阻抗并且导致金属的较高局部电流密度和局部加热。损伤区域640(图18A)，包括种子层中的小空隙，可以进一步对电迀移敏感并且导致大空隙642的形成。随着导电互连材料在电子电流的方向上迀移，大空隙642可以从损伤区域640(图18A)开始增长。这种配置可以在电子熔丝的编程期间提供更多的一致性和可靠性，因为大空隙642，或开路，可以在较低编程电流和较短编程时间时发生。可以通过引入缺陷区域640 (图18A)和局部颈状区域624(图18A)实现较低编程电流和较短编程时间。
[0094]现在参考图20，示出结构800。结构800包括根据替代的实施例的最终电子熔丝结构。在本实施例中，通路可以形成为与第三Mx+1金属634的颈状区域相邻或在其上面。结构800可以包括凡级602和Mx+1级612，类似上面描述的结构600。Mx+2级802可以位于Mx+1级612上。Mx+2级802可以包括Mx+2电介质804、Mx+2金属806和Mx+2盖电介质808。类似上面描述的凡级602和Mx+1级612，Mx+2级802可以是结构800中的任何互连级。Mx+2电介质804、Mx+2金属806和M x+2盖电介质808可以在所有方面与M x电介质604、M x金属606和M x盖电介质608基本上相似。
[0095]Mx+2级802还可以包括通路810，其可以竖直地延伸并且形成第一 M X+1金属632与Mx+2金属806之间的导电链路。类似上面，Mx+2金属806和通路810可以包括Mx+2衬垫812，其可以在所有方面与上面描述的Mx衬垫610基本上相似。
[0096]已经为了说明的目的呈现了本发明的各种实施例的描述，但是不意图是穷举的或局限于公开的实施例。许多修改和变化对于本领域普通技术人员将是显然的，而不背离描述的实施例的范围和精神。选择这里使用的术语以最好地解释实施例的原理、实际应用或者在市场上找到技术的技术改进，或者使得本领域普通技术人员能够理解这里公开的实施例。
[0097]工业适用性
[0098]本发明在合并于集成电路芯片中的半导体结构中找到的电子熔丝的设计和制作方面找到工业适用性，其可以在大量电子和电气装置中找到应用。
【主权项】
1.一种电子熔丝结构，所述结构包括: Mx级(202)，包括Mx金属(208);以及 Mx+1级(214)，在所述Mx级上，所述Mx+1级包括Mx+1金属(238)和在竖直方向上将所述Mx金属电连接到所述M X+1金属的通路(242)，其中所述M X+1金属包括厚部分和薄部分，并且其中所述Mx金属、所述M X+1金属和所述通路基本上使用导电材料填充。2.根据权利要求1所述的结构，其中所述通路位于邻近所述MX+1金属的所述薄部分。3.根据权利要求1所述的结构，其中所述通路位于所述MX+1金属的所述薄部分下面。4.根据权利要求1所述的结构，其中所述Mx+1金属的所述薄部分包括从大约25nm至大约50nm范围变化的竖直厚度。5.根据权利要求1所述的结构，其中所述MX+1金属的所述薄部分包括大于或等于所述Mx+1金属的竖直厚度的大约50%的竖直厚度。6.根据权利要求1所述的结构，其中所述Mx+1金属的所述薄部分是局部的，并且位于所述Mx+1金属的中部。7.根据权利要求1所述的结构，其中所述通路的侧壁与所述MX+1金属的所述薄部分之间的交叉基本上垂直。8.根据权利要求1所述的结构，还包括: 缺陷区域(246)，位于所述通路的侧壁上并且邻近所述通路与Mx+1金属的交叉拐角。9.根据权利要求1所述的结构，还包括: 底切(228)特征，位于所述通路的侧壁上，邻近所述通路与所述Mx+1金属之间的交叉拐角。10.根据权利要求1所述的结构，还包括: 空隙(248)，位于所述通路的导电材料中并且邻近所述通路与所述Mx+1金属之间的交叉拐角，其中所述空隙使得电子熔丝阻抗大于或等于约1K欧姆。11.一种形成电子熔丝的方法，所述方法包括: 提供包括熔丝区域凡级(202); 在所述Mx级上形成第一 M X+1电介质(216); 在所述熔丝区域上的所述第一 Mx+1电介质的一部分上形成中间电介质(220); 在所述第一 Mx+1电介质和所述中间电介质上形成第二 M X+1电介质(222)，其中所述第一Mx+1电介质、所述第二 Mx+1电介质一起形成Mx+1级(214)； 在所述熔丝区域上的所述Mx+1级中形成沟槽(226)，其中所述中间电介质抵抗用来形成所述沟槽的蚀刻技术，使得所述沟槽具有厚部分(D2)和薄部分(D3); 在所述沟槽中形成通路开口(232)，其中所述通路开口从所述沟槽的底面延伸到位于所述1级中的M x金属(208)的顶面；以及去除所述中间电介质。12.根据权利要求11所述的方法，还包括: 使用导电材料填充所述沟槽和所述通路开口。13.根据权利要求11所述的方法，其中在所述沟槽中形成所述通路开口包括邻近所述薄部分形成所述通路开口。14.根据权利要求11所述的方法，其中在所述沟槽中形成所述通路开口包括在所述薄部分内形成所述通路开口。15.根据权利要求11所述的方法，其中在所述熔丝区域上形成所述中间电介质包括: 沉积包括从大约15nm至大约35nm的范围变化的厚度或者比位于所述第一 Mx+1电介质下面和所述凡级上面的M ,盖电介质(212)的厚度小或与其相等的厚度的层。16.根据权利要求11所述的方法，其中在所述熔丝区域上形成所述中间电介质包括: 沉积氮化硅(Si3N4)、碳化硅(SiC)、硅碳氮化物(SiCN)和氢化碳化硅(SiCH)中至少一种。17.根据权利要求11所述的方法，其中在所述Mx级上形成所述第一Mx+1电介质包括: 沉积包括从大约75nm至大约10nm的范围变化的厚度的层。18.—种电子熔丝结构，所述结构包括: 第一 Mx+1 金属(632)； 第二 Mx+1金属； 第三Mx+1金属(634)，与所述第一 M X+1金属接触，其中所述第三M X+1金属包括颈状区域；以及 第四Mx+1金属， 其中所述第三Mx+1金属位于所述第二 M X+1金属与所述第四M X+1金属之间。19.根据权利要求18所述的结构，还包括: Mx金属(606);以及 通路(636)，竖直地延伸并且形成所述第一 Mx+1金属与所述M.金属之间的导电链路。20.根据权利要求18所述的结构，还包括: Mx+2金属(806);以及 第二通路(810)，竖直地延伸并且形成所述第一Mx+1金属与所述Mx+2金属之间的导电链路。21.根据权利要求18所述的结构，其中所述第二M X+1金属和所述第四M X+1金属与所述第一 Mx+1金属物理且电接触。22.根据权利要求18所述的结构，其中所述第二M X+1金属和所述第四M X+1金属位于与所述第三Mx+1金属平行。23.根据权利要求19所述的结构，其中所述通路邻近所述第三MX+1金属的颈状区域。24.根据权利要求20所述的结构，其中所述通路邻近所述第三MX+1金属的颈状区域。25.根据权利要求18所述的结构，其中所述第三MX+1金属的颈状区域具有子基本规则尺寸。26.根据权利要求18所述的结构，其中所述第三MX+1金属的颈状区域在水平和竖直尺寸上相对于所述第三Mx+1金属的额定尺寸更小。27.根据权利要求18所述的结构，其中所述第三MX+1金属的颈状区域与所述第一 M冷属物理且电接触。28.根据权利要求18所述的结构，其中所述第二M X+1金属和所述第四M X+1金属是虚设金属。
【专利摘要】一种电子熔丝结构包括Mx级(202)(包括Mx金属(208))，以及在Mx级上的Mx+1级(214)，Mx+1级包括Mx+1金属(238)和在竖直方向上将Mx金属电连接到Mx+1金属的通路(242)，其中Mx+1金属包括厚部分和薄部分，并且其中Mx金属、Mx+1金属和通路基本上使用导电材料填充。
【IPC分类】H01L21/82
【公开号】CN105051885
【申请号】CN201380075080
【发明人】鲍军静, G·波尼拉, S·S·乔伊, R·G·菲利普, 李伟健, E·考塔理欧谷, N·E·勒斯蒂格, A·H·西蒙, 王平川, 张丽娟
【申请人】国际商业机器公司
【公开日】2015年11月11日
【申请日】2013年12月9日
【公告号】US9059170, US20140217612, WO2014123620A1