在集成电路中形成栅栏导体的制作方法
【技术领域】
[0001]本发明涉及半导体集成电路(IC)制作，且更特定来说涉及在半导体裸片(例如，集成电路裸片)的制作期间在其中形成导电线的次光刻图案。
【背景技术】
[0002]已通过可用的光刻工艺限制用于半导体裸片中的有源元件(例如，晶体管)的互连的经图案化导电线的大小的减小。随着由形成半导体裸片上的晶体管的光刻遮蔽工艺的改进引起的这些晶体管的数目增加，必须互连使这些大小逐渐减小的晶体管的导电线已无法在大小上与渐小晶体管成比例地减小。
【发明内容】
[0003]因此，需要一种在不限制可用于制造半导体集成电路的光刻工艺的情况下减小经图案化导电线的大小的方式。
[0004]根据一实施例，一种用于在半导体集成电路裸片中形成栅栏导体的方法可包括以下步骤:将第一电介质沉积在半导体衬底的一面上；在所述第一电介质中形成至少一个沟槽；将导电膜沉积在所述第一电介质上，包含沉积在所述至少一个沟槽的壁及底部上；从所述第一电介质的一面及所述至少一个沟槽的所述底部移除所述导电膜的部分，其中所述导电膜仅保留在所述至少一个沟槽的所述壁上；将第二电介质沉积在所述至少一个沟槽的所述壁上的所述导电膜之间；及移除所述第二电介质的部分以暴露所述至少一个沟槽的所述壁上的所述导电膜的顶部部分。
[0005]根据所述方法的又一实施例，在所述移除所述第二电介质的部分以暴露所述至少一个沟槽的所述壁上的所述导电膜的顶部部分的步骤之后，所述方法可包括将所述至少一个沟槽的所述壁上的所述导电膜的部分分离成独立栅栏导体的步骤。根据又一实施例，在所述从所述第一电介质的一面及所述至少一个沟槽的所述底部移除所述导电膜的部分的步骤之后，所述方法可包括将所述至少一个沟槽的所述壁上的所述导电膜的部分分离成独立栅栏导体的步骤。
[0006]根据又一实施例，所述沉积所述第一电介质的步骤可包括在所述半导体衬底的所述面上将所述第一电介质沉积到从约100纳米到约2000纳米的厚度的步骤。根据又一实施例，所述形成所述至少一个沟槽的步骤可包括在所述第一电介质中将所述至少一个沟槽形成到从约100纳米到约2000纳米的深度的步骤。根据又一实施例，所述形成所述至少一个沟槽的步骤可包括在所述第一电介质中形成具有从约100纳米到约2000纳米的宽度的所述至少一个沟槽的步骤。根据又一实施例，所述沉积所述导电膜的步骤可包括将所述导电膜沉积到从约10纳米到约1000纳米的厚度的步骤。根据又一实施例，所述沉积所述第二电介质的步骤可包括将所述第二电介质沉积到从约100纳米到约2000纳米的厚度的步骤。
[0007]根据又一实施例，所述导电膜可包括铝膜。根据又一实施例，所述导电膜可选自由以下各项组成的群组:Ta、TaN、T1、TiN、S1、WSi及CoSi。根据又一实施例，所述分离所述导电膜的部分的步骤可包括借助反应离子蚀刻(RIE)分离所述导电膜的部分的步骤。根据又一实施例，所述RIE可为侵蚀性的。根据又一实施例，所述方法可包括用电介质填充通过所述RIE形成的间隙及对其进行化学机械平面化(CMP)抛光的步骤。
[0008]根据另一实施例，一种半导体裸片可包括:半导体衬底；第一电介质，其在所述半导体衬底的一面上；至少一个沟槽，其在所述第一电介质中；导电膜，其在所述至少一个沟槽的壁上；及第二电介质，其填充所述至少一个沟槽的所述壁上的所述导电膜之间的空间，其中所述导电膜可经分离且用作栅栏导体以连接所述半导体裸片的有源元件。
[0009]根据又一实施例，半导体晶片可包括多个半导体裸片。根据又一实施例，所述第一电介质可具有从约100纳米到约2000纳米的厚度。根据又一实施例，所述至少一个沟槽可具有从约100纳米到约2000纳米的深度及从约100纳米到约2000纳米的宽度。根据又一实施例，所述导电膜可具有从约10纳米到约1000纳米的厚度。根据又一实施例，所述第二电介质可具有从约100纳米到约2000纳米的厚度。根据又一实施例，所述导电膜可选自由以下各项组成的群组:Al、Ta、TaN、T1、TiN、S1、WSi及CoSi。
【附图说明】
[0010]通过参考连同附图一起进行的以下说明可获得对本发明的更完整理解，附图中:
[0011]图1图解说明包括多个半导体裸片的半导体集成电路晶片的示意性平面视图；
[0012]图2图解说明根据本发明的特定实例性实施例的用于在半导体裸片中形成导电线的次光刻图案的半导体制作步骤的示意性立面图；
[0013]图3图解说明根据本发明的特定实例性实施例的用于在半导体裸片中形成导电线的次光刻图案的进一步半导体制作步骤的示意性立面图；
[0014]图4图解说明根据本发明的特定实例性实施例的形成于半导体裸片中的导电线的多个次光刻图案的示意性平面视图；
[0015]图5图解说明根据本发明的特定实例性实施例的形成于半导体裸片中的导电线的多个次光刻图案的示意性平面视图；
[0016]图6图解说明根据本发明的特定实例性实施例的准备使导电线彼此分离的图5中所展示的导电线的多个次光刻图案的示意性平面视图；
[0017]图7图解说明根据本发明的特定实例性实施例的在导电线的部分经移除以使导电线彼此分离的情况下在图5及6中展示的导电线的多个次光刻图案的示意性平面视图；
[0018]图8图解说明根据本发明的另一特定实例性实施例的具有形成于半导体裸片中的各种走线路径的导电线的多个次光刻图案的示意性平面视图；
[0019]图9图解说明根据本发明的另一特定实例性实施例的准备分离成半导体裸片中的独立导体的如图8中所展示具有各种走线路径的导电线的多个次光刻图案的示意性平面视图；
[0020]图10图解说明根据本发明的另一特定实例性实施例的在分离成半导体裸片中的独立导体之后的如图8及9中所展示具有各种走线路径的导电线的多个次光刻图案的示意性平面视图；
[0021]图11图解说明根据本发明的特定实例性实施例的用于在半导体裸片中形成导电线的多个次光刻图案的示意性工艺流程图；及
[0022]图12图解说明根据本发明的其它特定实例性实施例的用于在半导体裸片中形成导电线的多个次光刻图案的示意性工艺流程图。
[0023]尽管本发明易于作出各种修改及替代形式，但在图式中展示并在本文中详细描述其特定实例性实施例。然而应理解，本文中对特定实例性实施例的说明并非打算将本发明限于本文中所揭示的特定形式，而是相反，本发明打算涵盖如所附权利要求书所界定的所有修改及等效形式。
【具体实施方式】
[0024]根据本发明的教示，间隔物蚀刻工艺可用于在多个半导体裸片中产生超窄导电线。可在与现有铝及铜后端处理兼容的制作工艺中产生导电线的次光刻图案化。可将第一电介质沉积在每一半导体裸片上，且在其中形成至少一个沟槽。可将导电膜沉积到所述第一电介质及形成于其中的所述至少一个沟槽的表面上。可从所述第一电介质的顶部面及所述至少一个沟槽的底部移除导电膜，从而仅留下在沟槽壁上的导电膜，借此可由其形成“栅栏导体”，如下文更充分地描述。在前述步骤期间，还可选择性地“断开”(例如，移除)所述栅栏导体的选定部分。此后，可用绝缘材料填充所述沟槽壁上的所述导电膜之间的间隙。此后可移除(例如，通过抛光)经绝缘间隙填充物的顶部部分以暴露所述栅栏导体的顶部。可在适当位置处移除(例如，切断连接、断开等)所述栅栏导体的部分及周围绝缘材料以产生包括所述栅栏导体的所要导体图案。沟槽深度可帮助确定所述栅栏导体的一个尺寸(例如，导体高度)，且所述所沉积导电膜的厚度可确定第二尺寸(例如，导体宽度)。可通过连续栅栏导体被“断开”(例如，使连续栅栏导体彼此分离、使其之间切断连接等)之处来确定所述栅栏导体的长度。
[0025]现在参考图式，示意性地图解说明特定实例性实施例的细节。图式中的相似元件将由相似编号表示，且类似元件将由带有不同小写字母后缀的相似编号表示。
[0026]参考图1，其图解说明包括多个半导体裸片的半导体集成电路晶片的示意性平面视图。硅晶片102可划割成多个半导体裸片104以用于进一步处理以在多个半导体裸片104中的每一者上形成平面晶体管、二极管及导体。在所有电路已制作于多个半导体裸片104上之后，裸片104被单个化(分离)且封装到集成电路(未展示)中。
[0027]参考图2及3，其描绘根据本发明的特定实例性实施例的用于在半导体裸片中形成导电线的次光刻图案的半导体制作步骤的示意性立面图。图2中展示形成栅栏导体中的第一步骤(a)，其中可将第一电介质212沉积在用于多个半导体裸片104中的每一者的半导体衬底210的表面上。在下一步骤(b)中，第一电介质212可具有在其中蚀刻到可帮助确定所要栅栏导体的尺寸(例如，深度或高度)的深度的至少一个沟槽214。至少一个沟槽214具有壁216。在步骤(c)中，可将导电膜218沉积在第一电介质212的经暴露表面及至少一个沟槽214上方。如在半导体集成电路制作的技术领域中并且还受益于本发明的技术人员将容易明了，导电膜218可选自许多不同类型的导电膜，包括将适合于本文中所揭示的导电栅栏的金属、金属合金及非金属但导电的化合物。
[0028]现在参考图3，在步骤(d)中可从第一电介质212的顶部表面及至少一个沟槽214的底部移除(例如，蚀刻)导电膜218，从而仅留下在至少一个沟槽214的垂直壁上的导电膜218 “垂直栅栏”。可在导电膜218的顶部部分处发生修圆(未展示)。在步骤(e)中，可在第一电介质212的经暴露表面及至少一个沟槽214的垂直壁上的导电膜218上方将第二电介质212a沉积充分厚，以足以填充包括至少一个沟槽214及剩余导电膜218的间隙。在步骤(f)中，可移除(例如，抛光)第二电介质212a充分深，以足以暴露栅栏导体导电膜218的顶部，从而允许到其的进一步电连接。
[0029]第一电介质层212可为(举例来说但不限于)SiN、Si02、Si0xNy等。第二电介质层212a可为(举例来说但不限于)SiN、S12, S1xNy等。导电膜218可为(举例来说但不限于)A1、Ta、TaN、T1、TiN、S1、WS1、CoSi 等。
[0030]第一电介质层212的厚度可为从约100纳米到约2000纳米。第二电介质层212a的厚度可为从约100纳米到约2000纳米。导电膜218的厚度可为从约10纳米到约1000纳