熔丝沟槽226的蚀刻技术来形成。可以将底切特征228与图1中示出的倒角特征124相对比。倒角特征，类似图1中的倒角特征124，可以在缺少剩余的中间电介质220的情况下产生。因为剩余的中间电介质220，可以形成底切特征228，而不是图1中示出的倒角特征124。
[0064]现在参考图7，可以在第一 Mx+1电介质216中形成第一通路开口 230和第二通路开口 232。第一通路开口 230可以在结构200的无熔丝区域中的无熔丝沟槽224 (图6)的底部形成。第二通路开口 232可以在结构200的熔丝区域中的熔丝沟槽226 (图6)的底部形成。第一通路开口 230和第二通路开口 232都可以使用本领域中已知的任何适当的掩蔽和蚀刻技术来形成，并且可以包括一个或多个蚀刻步骤。首先，在一个实施例中，可以选择具有高选择性的化学物质的特殊蚀刻技术在第一 Mx+1电介质216中蚀刻第一通路开口 230和第二通路开口 232。例如，使用基于氟的蚀刻剂的干法蚀刻技术可以被使用。在一个实施例中，例如，可以使用非常有选择性的化学蚀刻剂(例如C4F8)在第一 Mx+1电介质216中蚀刻第一和第二通路开口 230，232 ;但是，剩余的中间电介质220和位于通路开口底部的凡盖电介质212的一部分可以因所选择蚀刻技术的选择性而保留。蚀刻技术的选择性可以与先前参考图6中示出的无熔丝沟槽224和熔丝沟槽226的形成而描述的选择性相似。
[0065]其次，在一个实施例中，可以选择具有不良选择性的特殊蚀刻技术完成蚀刻第一通路开口 230和第二通路开口 232，并且另外去除凡盖电介质212位于通路开口(230、232)底部的部分。也可以在该第二蚀刻步骤期间去除剩余的中间电介质220。在一个实施例中，使用基于氟的蚀刻剂(例如与氧混合的CHF3蚀刻剂)的干法蚀刻技术可以用来完成蚀刻通路开口(230、232)并且去除剩余的中间电介质220。如图7A中示出的截面视图，截面C中描绘的，第二蚀刻步骤可以使得底切特征228增长得更大。优选地，第一通路开口 230可以从无熔丝沟槽224的底部延伸到第一 Mx金属206，并且相似地，第二通路开口 232可以从熔丝沟槽226的底部延伸到第二 Mx金属208。
[0066]在一个实施例中，中间电介质220以及相应蚀刻技术的选择性可以部分地阻止通路形成，并且在结构200的熔丝区域中导致尺寸过小的通路开口。在这种情况下，位于熔丝区域中的作为结果的通路可以是结构200的无熔丝区域中通路大小的大约30%至大约80%。尺寸过小的通路可以有效地降低必需的编程电流。
[0067]现在参考图8，可以使用导电互连材料填充无熔丝沟槽224(图6)、熔丝沟槽226 (图6)、第一通路开口 230 (图7)和第二通路开口 232 (图7)以形成第一 Mx+1金属236、第二 Mx+1金属238、第一通路240和第二通路242。用来形成第一 M X+1金属236、第二 M X+1金属238、第一通路240和第二通路242的导电互连材料可以与上面参考图2描述的材料基本上相似。在一个实施例中，第一 Mx+1金属236、第二 M X+1金属238、第一通路240和第二通路242可以包括各种屏障衬垫，例如Mx+1衬垫234。M X+1衬垫234可以与上面参考图2描述的Mx衬垫210基本上相似。此外，如上所述，在使用导电互连材料填充沟槽和通路之前，可以可选地沉积种子层(没有示出)。在使用导电互连材料填充无熔丝沟槽224 (图6)、熔丝沟槽226 (图6)、第一通路开口 230 (图7)和第二通路开口 232 (图7)之后，Mx+1盖电介质244可以沉积在结构200顶上。可以应用化学机械抛光技术以保证在沉积Mx+1盖电介质244之前完全去除过量的导电互连材料。Mx+1盖电介质244可以与上面参考图2描述的Mx盖电介质212基本上相似。
[0068]通路通常可以用来形成两个互连级的金属化之间的电连接。第一通路240可以竖直地延伸并且形成第一 Mx金属206与第一 Mx+1金属236之间的导电链路。第二通路242可以竖直地延伸并且形成第二 Mx金属208与第二 M X+1金属238之间的导电链路。第一和第二通路240、242可以具有大约4:1或更多的深宽比，以及从大约1nm至大约50nm以及其间的范围变化的直径或宽度，但是小于1nm和大于50nm的通路直径可能是可以接受的。
[0069]底切特征228的存在可以导致图8A中示出的截面视图，截面D中描绘的损伤区域246。损伤区域246可以包括底切特征228。在一个实施例中，损伤区域246可以包括靠近底切特征228的不良的衬垫覆盖和不良的种子层覆盖。不良的衬垫覆盖和不良的种子层覆盖可以由底切特征228的独特几何形状引起。不良的衬垫覆盖和不良的种子层覆盖可以包括不均匀的厚度、不完整的覆盖或者甚至衬垫或种子层中的小空隙。具体地，种子层中的小空隙可以对于可以在可适用的电流流动下增长的电迀移以及其他因素(例如高电流密度和热量)敏感。
[0070]继续参考图8和8A，示出最终的电子熔丝结构。图8的左侧表示无熔丝结构，而图8的右侧表示熔丝结构。因此，第二 Mx金属208、第二通路242和第二 M X+1金属238可以一起形成电子熔丝结构。
[0071]现在参考图9，示出编程之后的最终电子熔丝结构。第二 Mx+1金属238的薄区域可以引起较高的阻抗并且导致金属的局部加热。损伤区域246(图8A)，包括种子层中的小空隙，可以进一步对电迀移敏感并且导致大空隙248的形成。随着导电互连材料在电流的方向上迀移，大空隙248可以从损伤区域246 (图8A)开始增长。这种配置可以在电子熔丝的编程期间提供更多的一致性和可靠性，因为大空隙248，或开路，可以在较低编程电流和较短编程时间时发生。可以通过引入损伤区域246(图8A)实现较低编程电流和较短编程时间。损伤区域246(图8A)可以提高电迀移，并且由此以较低的电流激励较快的电子熔丝编程。
[0072]现在参考图10和10A，示出根据另一个实施例的替代的最终电子熔丝结构300。结构300可以具有与上面描述的结构200相似的单个缺陷区域246 ;但是如图中所示，第二Mx+1金属238的薄部分可以位于熔丝沟槽226 (图6)的一端。类似上面，如图1OA中所示，具有几乎垂直几何形状的交叉可以产生底切特征228。同样类似上面，底切特征228可以导致缺陷区域，例如缺陷区域246。可以应用与上面详细描述的那些相似的工艺步骤以实现图10和1A中示出的本实施例。
[0073]现在参考图11和11A，示出根据另一个实施例的替代的最终电子熔丝结构400。不像上面描述的结构200，结构400可以具有两个缺陷区域246，并且第二通路242可以位于第二 Mx+1金属238的薄部分下面，而不是与其相邻。这样做可以在制作期间制造具有几乎垂直几何形状的两个交叉。如上面详细描述的，类似上面，几乎垂直的几何形状可以产生底切特征228 ;但是在本实施例中，如图1lA中描绘的，结构400可以具有多于一个底切特征228。结构400的底切特征228可以导致多于一个缺陷区域，例如缺陷区域246。可以应用与上面详细描述的那些相似的工艺步骤以实现图11和IlA中示出的本实施例。
[0074]下面通过参考附图图12-18详细描述通过引入缺陷区域提高电子熔丝编程的另一个实施例。在本实施例中，单个互连级的多个金属化结构在这种配置中排列，以形成与上面描述的相似的几乎垂直的几何形状，并且由此引起缺陷区域的形成。
[0075]现在参考图12，示出凡级602。MxS 602可以包括Mx电介质604、Mx金属606和Mx盖电介质608。Mj及602可以是结构600中的任何互连级。Mx电介质604可以包括任何适当的电介质材料，例如氧化硅(S12)、氮化硅(Si3N4)、碳硅氧氢化物(SiCOH)、硅基低k电介质或者多开口电介质。已知的适当沉积技术(例如原子层沉积、化学气相沉积或者物理气相沉积)可以用来形成Mx电介质604。Mx电介质604可以具有从大约10nm至大约150nm以及其间的范围变化的典型厚度，但是小于10nm和大于150nm的厚度可能是可接受的。应当注意，虽然仅示出单个互连级，但是结构600可以在凡级602的上面和下面具有多个互连级。同样应当注意，图12和随后的图意图描绘结构600的熔丝区域，其可以由本领域普通技术人员理解为与无熔丝区域分离且远离。
[0076]可以根据典型的技术在Mx电介质604中形成Mx金属606。Mx金属606可以包括在典型的半导体电路中找到的典型的线路或导线，并且可以随后形成电子熔丝的基础结构。Mx金属606可以使用例如典型的单或双镶嵌技术制作，其中导电互连材料可以沉积在Mxi介质604中形成的沟槽中。
[0077]在一个实施例中，Mx金属606可以包括各种屏障衬垫，例如Mx衬垫610。Mx衬垫610可以包括，例如氮化钽(TaN)，接着是包括钽(Ta)的额外层。其他屏障衬垫可以包括钴(Co)或钌(Ru)，或者单独或者与任何其他适当的衬垫结合。导电互连材料可以包括，例如铜(Cu)、铝(Al)或钨(W)。可以使用填充技术(例如电镀、无电式镀敷、化学气相沉积、物理气相沉积或者方法的组合)形成导电互连材料。导电互连材料可以替代地包括掺杂物，例如锰(Mn)、镁(Mg)、铜(Cu)、铝(Al)或其他已知掺杂物。在填充沟槽之前，可以可选地使用任何