互连结构的形成方法
【技术领域】
[0001] 本发明涉及半导体技术领域，尤其是涉及一种互连结构的形成方法。
【背景技术】
[0002] 随着半导体技术发展，半导体器件的集成度不断增加，半导体器件特征尺寸 (Critical Dimension，CD)越来越小。
[0003] 而随着半导体器件特征尺寸的逐渐减小，互连结构之间寄生电容等原因而产生的 RC延迟（RCdelay)对半导体器件的影响越来越大。降低互连结构中介质层材料的K值是有 效降低RC延迟效应的方法。近年来，在半导体器件的后段制备工艺（Back End of The Line， BEOL)中，低K介电常数（Low K，LK)材料（K < 3)和超低K介电常数（Ultra Low K，ULK) 材料已逐渐成为介质层的主流材料，且随着半导体器件发展需求，所采用的介质层材料的K 值不断减小。
[0004] 图1和图2为现有的互连结构的形成工艺示意图，互连结构的形成工艺包括：
[0005] 参考图1所示，在基底10上形成介质层11后，在所述介质层11上形成硬掩模15， 并以所述硬掩模15为掩模刻蚀所述介质层11形成通孔16。其中，现有的硬掩模15包括 位于所述介质层11上的采用低K材料制成的结合层12,位于结合层12上的正硅酸乙酯 (TEOS)层13,以及位于所述TEOS层13上的金属掩模14 (如以氮化钛为材料）。所述TEOS 层13可降低刻蚀金属掩模材料（如氮化钛，TiN)形成金属掩模过程中刻蚀气体造成介质 层11的损伤，并提高刻蚀金属掩模材料后形成的金属掩模14的精度，采用低K材料制成的 结合层12 (如，碳氢氧化硅，SiOCH)可以提高正硅酸乙酯（TEOS)层13和介质层11的结合 强度。
[0006] 接着参考图2所示，在所述硬掩模15上形成金属层17,所述金属层17填充满所述 通孔16,从而在介质层11内形成金属插塞。
[0007] 然而，在实际操作过程中发现，通过现有技术形成的金属插塞的性能较差，无法满 足半导体技术的发展要求，为此如何提高金属插塞性能是本领域技术人员亟需解决的问 题。
【发明内容】
[0008] 本发明解决的问题是提供一种互连结构的形成方法，以提高刻蚀介质层后在介质 层内形成的金属插塞的性能。
[0009] 为解决上述问题，本发明提供的互连结构的形成方法包括：
[0010] 提供基底；
[0011] 在所述基底上形成介质层；
[0012] 在所述介质层上形成碳氧化硅层；
[0013] 在所述碳氧化硅层上形成金属掩模材料层；
[0014] 刻蚀所述金属掩模材料层和碳氧化硅层以形成硬掩模；
[0015] 以所述硬掩模为掩模刻蚀所述介质层，在所述介质层内形成通孔；
[0016] 在所述通孔内填充导电材料，以形成导电插塞。
[0017] 可选地，形成碳氧化硅层的方法为化学气相沉积法。
[0018] 可选地，所述化学气相沉积法以一氧化碳和硅烷气体作为反应气体，所述硅烷和 一氧化碳的流量比为1:1~1:3。
[0019] 可选地，所述硅烷的流量为50~3000sccm，一氧化碳的流量为50~3000sccm，气 压为0· 5~lOtorr，功率为50~5000W。
[0020] 可选地，所述化学气相沉积法以二氧化碳和硅烷气体作为反应气体，所述硅烷和 二氧化碳的流量比为1:1~1:2。
[0021] 可选地，所述硅烷的流量为50~3000sccm，二氧化碳的流量为50~3000sccm，气 压为0· 5~lOtorr，功率为50~5000W。
[0022] 可选地，所述化学气相沉积法以一氧化碳、二氧化碳和硅烷气体作为反应气体，所 述一氧化碳和二氧化碳的总流量与硅烷气体的流量的比为3:1~1:1。
[0023] 可选地，所述硅烷的流量为50~3000sccm，一氧化碳和二氧化碳的总流量为50~ 3000sccm，气压为 0· 5 ~lOtorr，功率为 50 ~5000W。
[0024] 可选地，所述反应气体还包括一氧化二氮，所述硅烷与一氧化二氮的流量比为 1:0. 1 ~1:3。
[0025] 可选地，所述反应气体还包括水蒸气，所述硅烷与水蒸气的流量比为1:0. 1~ 1:3。
[0026] 可选地，所述碳氧化硅层的厚度为100~300。
[0027] 可选地，还包括；通入辅助气体，所述辅助气体与硅烷气体的流量比为1:3~1:1。
[0028] 可选地，所述辅助气体的流量为50~3000SCCm。
[0029] 可选地，刻蚀所述金属掩模材料层和碳氧化硅层的方法为干法刻蚀，所述干法刻 蚀以四氟化碳和氢气的混合气体为刻蚀剂。
[0030] 可选地，所述四氟化碳的流量为100~lOOOOsccm，氢气的流量为100~ lOOOOsccm，气压为 0· 01 ~lOtorr，功率为 100 ~5000W。
[0031 ] 可选地，在所述介质层内形成通孔后，在所述通孔内填充导电材料之前，还包括湿 法清洗步骤。
[0032] 可选地，所述湿法清洗以稀释的氢氟酸作为清洗剂。
[0033] 可选地，在所述清洗步骤后，在所述通孔内填充导电材料之前，还包括步骤：在所 述通孔的内壁形成扩散阻挡层。
[0034] 与现有技术相比，本发明的技术方案具有以下优点：
[0035] 在所述介质层上形成碳氧化硅层，在碳氧化硅层上形成金属掩模材料层，之后再 刻蚀所述金属掩模材料层和碳氧化硅层以形成硬掩模，并以所述硬掩模为掩模刻蚀介质层 以形成通孔。所述碳氧化层和金属掩模材料层，以及介质层具有良好的结合性，因而可保证 形成的硬掩模质量，而且在互连结构的形成方法的后续步骤中，如清洗步骤中，所述碳氧化 硅层、金属掩模材料层和介质层消耗速率相似，从而有效改善形成于所述硬掩模的开口侧 壁，以及介质层内的通孔侧壁整体的平整度，因而相比于现有的包括金属掩模、TEOS层、以 及采用诸如SiOC等材料的结合层的硬掩模，在清洗步骤中，硬掩模各层，以及介质层的消 耗速率不同，造成在所述介质层内的通孔上方，形成位于所述通孔侧壁上方的凸起，凹陷， 从而降低硬掩模内的开口侧壁以及通孔内侧壁整体平整度的缺陷，本发明中，所述硬掩模 的开口以及介质层内的通孔侧壁整体具有较好的平整度，从而可有效改善后续向所述通孔 内填充的导电材料的填充性能，以提高后续形成的导电插塞的性能。
[0036] 进一步地，互连结构的形成方法还包括，在所述介质层的通孔的内壁形成扩散阻 挡层，之后在向通孔内填充导电材料以形成导电插塞，所述扩散阻挡层用于抑制导电插塞 内的原子向介质层内扩散。相比与现有的刻蚀介质层形成通孔的方案，本发明有效降低在 介质层通孔上方出现凸起，凹陷等缺陷，提高形成于所述硬掩模开口以及介质层内的通孔 侧壁整体的平整度，从而提高所述扩散阻挡层与介质层、以及硬掩模的结合强度，降低扩散 阻挡层剥落概率，提高扩散阻挡层抑制导电插塞内的原子扩散的功效，进而提高后续形成 的导电插塞的性能。
【附图说明】
[0037] 图1和图2现有的一种金属插塞形成方法的结构示意图；
[0038] 图3为现有的金属插塞形成方法中，刻蚀介质层形成通孔后的半导体器件示意 图；
[0039] 图4~图12是本发明互连结构的形成方法一实施例的结构示意图。
【具体实施方式】
[0040] 如【背景技术】所述，现有半导体器件的后段工艺中，在介质层内形成的金属插塞的 性能较差。分析其原因，结合参考图3所示，在金属插塞形成工艺中，在以所述硬掩模15为 掩模刻蚀所述介质层11形成通孔16后，会采用稀释的氢氟酸（DHF)等清洗剂进行湿法清 洗等工艺，以去除刻蚀所述介质层11时所形成的刻蚀副产物。然而，在实际的湿法清洗过 程中，硬掩模15的各层结构以及介质层11均会被消耗，其中，由于低K材料，以及超低K材 料结构较为稀疏，参考图3所示，湿法清洗通孔16过程中，采用低K材料制成的结合层12， 以及介质层11损耗最严重，在所述硬掩模的开口以及介质层11内形成的通孔内，在介质层 11和TEOS层13之间形成缺口 18,而在所述介质层11内的通孔16内壁上方的TEOS层13 内形成凸起19。后续向所述介质层11中的通孔16内填充导电材料时，所述凸起19影响导 电材料的填充效果，在通孔16内的导电材料中形成空隙等缺陷，进而影响后续形成的导电 插塞的性能。
[0041] 为此，本发明提供了一种互连结构的形成方法，包括：在形成介质层后，在所述介 质层上形成碳氧化硅（SiOC)层，在碳氧化硅层上形成金属掩模材料层；之后再刻蚀所述金 属掩模材料层和碳氧化硅层以形成硬掩模，并以所述硬掩模为掩模刻蚀介质层，在介质层 内形成通孔，并在向所述通孔内填充导电材料后，形成导电插塞。本发明中，以碳氧化硅层 和金属掩模材料层双层结构取代现有的含有金属层、TEOS层和采用低K材料制成的结合层 的结构。后续在介质