形成布局设计的方法
【技术领域】
[0001]本发明涉及形成布局设计的方法。
【背景技术】
[0002]根据可用于形成多个掩模的布局设计制造集成电路(1C)，掩模用于选择性地形成或去除多个部件的层，诸如有源区、栅电极、多个隔离结构的层和/或多个导电结构的层。在一些应用中，1C包括具有不同阈值电压的晶体管。在一个实例中，沿着1C的临界速度路径的单元中的晶体管比沿着1C的非临界速度路径的单元中的那些晶体管具有更低的阈值电压。在另一实例中，单元边界处的栅极结构构成伪晶体管并且调节为比其他功能晶体管具有更高的阈值电压，以用于减小通过伪晶体管的电流泄漏。
【发明内容】
[0003]为了解决现有技术中的问题，根据本发明的一些实施例，提供了一种形成用于制造集成电路(1C)的布局设计的方法，所述方法包括:识别由所述布局设计的多个栅极结构布局图案的一个或多个片段占据的所述布局设计中的一个或多个区域，所述一个或多个区域与经受电特性调节工艺的所述1C的一个或多个区域对应，所述电特性调节工艺用于制造所述1C，所述多个栅极结构布局图案沿着第一方向延伸并且具有可沿着第二方向测量的预定间距，并且所述预定间距小于预定光刻技术的空间分辨率；以及生成与所述识别的一个或多个区域重叠的布局图案组，所述布局图案组与在实施所述电特性调节工艺之前将形成在掩模层中的一个或多个开口对应，所述布局图案组的第一布局图案具有可沿着所述第二方向测量的宽度，并且所述第一布局图案的宽度小于所述预定间距的两倍。
[0004]根据本发明的另一些实施例，提供了一种形成用于制造集成电路(1C)的布局设计的方法，所述方法包括:识别由所述布局设计的多个栅极结构布局图案的一个或多个片段占据的所述布局设计中的一个或多个区域，所述一个或多个区域与经受电特性调节工艺的所述1C的一个或多个区域对应，所述电特性调节工艺用于制造所述1C，所述多个栅极结构布局图案沿着第一方向延伸并且具有可沿着第二方向测量的预定间距，并且所述预定间距小于预定光刻技术的空间分辨率；以及生成与所述识别的一个或多个区域重叠的布局图案组，所述布局图案组与在实施所述电特性调节工艺之前将形成在掩模层中的一个或多个开口对应，所述布局图案组的第一布局图案和第二布局图案由沿着所述第二方向的第一间隙分隔开，并且可沿着所述第二方向测量的所述第一间隙的宽度小于所述预定间距的两倍。
[0005]根据本发明的又一些实施例，提供了一种用于制造集成电路(1C)的布局设计，包括:第一布局层，包括多个栅极结构布局图案，所述多个栅极结构布局图案沿着第一方向延伸并且具有可沿着第二方向测量的预定间距，并且所述预定间距小于预定光刻技术的空间分辨率；以及第二布局层，包括基于一个或多个开口区布置的掩模布局图案组，所述一个或多个开口区与所述多个栅极结构布局图案的一个或多个重叠，所述多个栅极结构布局图案的一个或多个与经受电特性调节工艺的一个或多个栅极结构对应，所述掩模布局图案组的第一掩模布局图案具有可沿着所述第二方向测量的宽度，并且所述第一掩模布局图案的宽度等于所述预定间距。
【附图说明】
[0006]当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
[0007]图1A是根据一些实施例的电路的部分布局设计的图。
[0008]图1B是根据一些实施例的另一电路的部分布局设计的图。
[0009]图1C是根据一些实施例的与图1A或图1B的电路对应的部分布局设计的图。
[0010]图2是根据一些实施例的形成布局设计的方法的流程图。
[0011]图3A至图31是根据一些实施例的多个布局设计的部分的图，示出了用于说明图2中示出的方法的操作的多个实例。
[0012]图4A至图4B是根据一些实施例的不同1C的部分的截面图，不同1C可用于说明两个不同的阈值电压调节工艺。
[0013]图5A至图5B是根据一些实施例的部分1C的截面图，1C可用于说明栅极结构削减工艺。
[0014]图6是根据一些实施例的制造1C的方法的流程图。
[0015]图7是根据一些实施例的布局设计系统的框图。
【具体实施方式】
[0016]以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
[0017]而且，为便于描述，本文可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等的空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作相应的解释。
[0018]在一些实施例中，可用于多个栅极结构的布局层具有比预定光刻技术的空间分辨率更小的预定间距。而且，可用于形成掩模的掩模布局层具有等于该预定间距的最小间距，掩模限定用于实施产生的晶体管的电特性调节工艺的区域。与具有大于预定间距的两倍的最小间距的掩模布局层相比，根据本发明用于形成掩模的成本较大，但是产生的集成电路(1C)的整体栅极密度较高。在一些实施例中，根据本发明制造1C的整体成本实际上低于根据具有大于预定间距的两倍的最小间距的掩模布局层来制造1C的成本。
[0019]图1A是根据一些实施例的电路的部分布局设计100A的图。布局设计100A示出了来自布局设计100A的多个布局层的重叠的布局图案。简化或省略了布局设计100A的一些布局图案和一些布局层。布局设计100A示出了用于帮助说明本发明的非限制性实例。
[0020]布局设计100A包括第一氧化物扩散(0D)布局图案102 ;第二 0D布局图案104 ;多个栅极结构布局图案121、123、125、127和129 ;多个导电部件布局图案132、134、136、142、144和146 ;以及多个通孔布局图案150。布局设计100A也包括第一电源布局图案162、第二电源布局图案164和栅极结构切割布局图案166。布置图1A中示出的组件以形成分别由单元边界176和178环绕的两个逻辑单元172和174。
[0021]单元边界176具有穿过电源布局图案162的中间的上边缘176a (图1C)、穿过电源布局图案164的中间的下边缘176b (图1C)、与栅极结构布局图案121重叠的左边缘176c (图1C)以及与栅极结构布局图案125重叠的右边缘176d(图1C)。单元边界178具有穿过电源布局图案162的中间的上边缘178a (图1C)、穿过电源布局图案164的中间的下边缘178b (图1C)、与栅极结构布局图案125重叠的左边缘178c (图1C)以及与栅极结构布局图案129重叠的右边缘178d(图1C)。在图1A中示出的实施例中，单元边界176的右边缘176d和单元边界178的左边缘176c也重叠。
[0022]0D布局图案102可用于形成N阱区，该N阱区沿着方向X延伸穿过单元172和174 ;并且0D布局图案104可用于形成P阱区，该P阱区沿着方向X延伸穿过单元172和174。电源布局图案162可用于形成沿着方向X延伸穿过单元172和174的电源轨(powerrail)，并且电源轨配置为运载电源电压；并且电源布局图案164可用于形成沿着方向X延伸穿过单元172和174的电源轨，并且电源轨配置为运载接地参考电压。
[0023]导电部件布局图案132可用于形成导电部件，该导电部件通过由对应的通孔布局图案150限定的通孔插塞连接由0D布局图案102限定的N阱区和由电源布局图案162限定的电源轨。导电部件布局图案134可用于形成导电部件，该导电部件通过由对应的通孔布局图案150限定的通孔插塞连接由0D布局图案104限定的P阱区和由电源布局图案164限定的电源轨。导电部件布局图案136可用于形成导电部件，该导电部件连接由0D布局图案102限定的N阱区和由0D布局图案104限定的P阱区。栅极结构布局图案123位于导电部件布局图案136和导电部件布局图案132、134之间，并且可用于在N阱区和P阱区上方形成栅极结构。
[0024]栅极结构布局图案121、123、125、127和129沿着方向Y延伸并且具有可沿着方向X测量的间距P(；。栅极结构布局图案121、123、125、127和129可用于形成多个硬掩模部件或栅电极部件，其中多个栅电极由