一种具有类鳍式ldmos结构的高压esd保护器件的制作方法
【技术领域】
[0001]本发明属于集成电路的静电放电保护领域，涉及一种高压ESD保护器件，具体涉及一种具有类鳍式LDM0S结构的ESD保护器件，可用于提高片上1C高压ESD保护的可靠性。
【背景技术】
[0002]静电放电(ESD)现象在自然界中无处不在，电路或芯片在生产、封装、测试、存放、运输过程中不可避免会受到ESD的影响。据美国Nat1nal Semiconductor公司统计，因ESD造成集成电路或电子产品失效的比例高达37%。随着半导体制造与集成技术的快速发展，功率集成技术日益成熟，功率集成电路已经广泛应用于人们的生活和生产，功率集成电路的ESD防护已成为电路系统可靠性领域的一个研究热点。由于功率集成电路通常工作在大电压、大电流、强电磁干扰、频繁热插拔、高低温等高强度的工作环境下，高压ESD防护面临着更严峻的挑战。因此设计人员需要对功率集成电路的ESD保护设计做额外的技术考量。
[0003]横向扩散金属氧化物半导体(LDM0S)器件因其具有耐高压和低导通电阻的特性，在功率集成电路中常用作输出驱动管和ESD自保护器件。但是，随着功率集成电路特征尺寸的不断减小，芯片面积不断缩小，LDM0S单位面积的电压箝制能力和ESD鲁棒性也在不断下降，难以达到国际电工委员会规定的电子产品要求人体模型不低于2000V的静电防护标准(IEC6000-4-2)。近来年，器件的尺寸越来越接近物理极限，短沟道效应越来越严重，为解决此问题，加州大学伯克利分校的胡正明教授在不断探索中发明了 FINFET结构。此外，FINFET结构还具有大电流驱动能力、与现有Si工艺兼容、制备方法简单等优势，因此，近年来日益受到业内科研人员的关注。本发明实例通过结合LDM0S与FINFET结构的优势，设计了一个具有耐高压、高维持电压特点的类鳍式LDM0S结构ESD高压保护器件。在ESD应力作用下，该ESD高压保护器件会形成具有LDMOS-SCR结构的ESD电流泄放路径，增强器件的电流泄放能力和ESD鲁棒性，另外，具有鳍式栅控反偏二极管结构的电流泄放路径，可降低器件触发电压、提高器件开启速度，栅接电源PM0S与栅接地NM0S串联的电流泄放路径，可提高器件的维持电压，增强器件的抗闩锁能力。
【发明内容】
[0004]针对现有的高压ESD防护器件中普遍存在的维持电压过低、抗闩锁能力不足的问题，本发明实例设计了一种具有类鳍式LDM0S结构的高压ESD保护器件，既充分利用了 LDM0S耐高压的特点，又利用了鳍式FINFET结构抑制短沟道效应的特点，以形成具有LDM0S-SCR结构、鳍式栅控反偏二极管结构和栅接电源PM0S与栅接地NM0S串联结构多电流导通路径，提高器件的维持电压、增强器件的抗闩锁能力和ESD鲁棒性，可适用于功率集成电路的ESD保护。
[0005]本发明通过以下技术方案实现:
[0006]—种具有类鳍式LDM0S结构的高压ESD保护器件，其包括具有LDM0S-SCR结构的电流泄放路径、具有鳍式栅控反偏二极管结构的电流泄放路径、栅接电源PMOS与栅接地NMOS串联的电流泄放路径，以增强器件的ESD鲁棒性，提高维持电压，其特征在于:主要由P衬底、P阱、N阱、第一场氧隔离区、第一 P+注入区、第一 N+注入区、第一鳍式多晶硅栅、第二 N+注入区、第二鳍式多晶硅栅、第三N+注入区、LDMOS多晶硅栅、第二 P+注入区、第三鳍式多晶硅栅、第三P+注入区、第四鳍式多晶硅栅、第四P+注入区、第四N+注入区、第二场氧隔离区和第三场氧隔离区构成；
[0007]在所述P衬底的表面区域从左至右依次设有所述P阱和所述N阱，所述P衬底的左侧边缘与所述P阱的左侧边缘相连，所述P阱的右侧与所述N阱的左侧相连，所述N阱的右侧与所述P衬底的右侧边缘相连；
[0008]在所述P阱的表面区域从左至右依次设有所述第一场氧隔离区、所述第一 P+注入区和P-N交叠区，所述P-N交叠区由所述第一 N+注入区、所述第一鳍式多晶硅栅、所述第二N+注入区、所述第二鳍式多晶硅栅和所述第三N+注入区沿器件宽度方向依次交替排列，所述第一场氧隔离区的左侧与所述P阱的左侧边缘相连，所述第一场氧隔离区的右侧与所述第一 P+注入区的左侧相连，所述第一 P+注入区右侧与所述P-N交叠区的左侧相连；
[0009]在所述N阱的表面区域从左至右依次设有所述第三场氧隔离区、P-P交叠区、所述第四N+注入区和所述第二场氧隔离区，所述P-P交叠区由所述第二 P+注入区、所述第三鳍式多晶硅栅、所述第三P+注入区、所述第四鳍式多晶硅栅、所述第四P+注入区沿器件宽度方向依次交替排列，所述第三场氧隔离区右侧与所述P-P交叠区左侧相连，所述P-P交叠区右侧与所述第四N+注入区左侧相连，所述第四N+注入区右侧与所述第二场氧隔离区左侧相连，所述第二场氧隔离区右侧与所述N阱右侧边缘相连；
[0010]所述LDM0S多晶硅栅横跨在所述P阱和所述N阱的表面部分区域，所述LDM0S多晶硅栅的左侧与所述P-N交叠区的右侧相连，所述LDM0S多晶硅栅的右侧与所述第三场氧隔离区的左侧相连；
[0011]所述第一 P+注入区与第一金属1相连，所述第一 N+注入区与第二金属1相连，所述第一鳍式多晶硅栅与第三金属1相连，所述第二 N+注入区与第四金属1相连，所述第二鳍式多晶硅栅与第五金属1相连，所述第三N+注入区与第六金属1相连，所述LDM0S多晶硅栅与第七金属1相连，所述第二 P+注入区与第八金属1相连，所述第三鳍式多晶硅栅与第九金属1相连，所述第三P+注入区与第十金属1相连，所述第四鳍式多晶硅栅与第十一金属1相连，所述第四P+注入区与第十二金属1相连，所述第四N+注入区与第十三金属1相连，所述第四金属1与第十四金属1相连，所述第十金属1与所述第十四金属1相连；
[0012]所述第一金属1、所述第二金属1、所述第三金属1、所述第五金属1、所述第六金属1、所述第七金属1均与第一金属2相连，从所述第一金属2引出一电极，用作器件的金属阴极；
[0013]所述第八金属1、所述第九金属1、所述第十一金属1、所述第十二金属1和所述第十三金属1均与第二金属2相连，从所述第二金属2引出一电极，用作器件的金属阳极。
[0014]本发明的有益技术效果为:
[0015](1)本发明实例器件利用所述金属阳极、所述第二P+注入区、所述第四N+注入区、所述N阱、所述第三场氧隔离区、所述LDM0S多晶硅栅、所述P阱、所述第一 P+注入区、所述第一 N+注入区和所述金属阴极构成一条LDMOS-SCR结构的ESD电流泄放路径，以增强器件的ESD鲁棒性。
[0016](2)本发明实例器件利用所述金属阳极、所述第四N+注入区、所述N阱、所述P阱、所述第一 P+注入区、所述第一鳍式多晶硅栅、所述LDM0S多晶硅栅、所述第三鳍式多晶硅栅和所述金属阴极形成具有鳍式栅控反偏二极管结构的电流泄放路径，以降低器件的触发电压，提高器件的开启速度。
[0017](3)本发明实例器件利用所述金属阳极、所述第四N+注入区、所述第二P+注入区、所述第三鳍式多晶硅栅、所述第三P+注入区、所述N阱、所述P阱、所述第二 N+注入区、所述第一鳍式多晶硅栅、所述第一 N+注入区、所述第一 P+注入区和所述金属阴极构成一条栅接电源PM0S与栅接地NM0S串联的电流泄放路径，以提高维持电压，增强器件的电压箝制能力。
【附图说明】
[0018]图1是本发明实例二维不意图；
[0019]图2是本发明实例金属连接三维示意图；
[0020]图3是本发明实例器件在ESD脉冲作用下的三条ESD电流泄放路径示意图；
[0021]图4是本发明实例器件在CA处的剖面结构及其ESD脉冲作用下的内部等效电路图；
[0022]图5是本发明实例器件在CB处的剖面结构及其ESD脉冲作用下的内部等效电路图；
[0023]图6是本发明实例器件在CC处的剖面结构及其ESD脉冲作