2e_522f的宽度，所以与多晶硅部件522d对应的产生的晶体管比与多晶硅部件522a-522c和522e_522f对应的产生的相同类型的晶体管具有更快的运行速度。
[0066]在一些实施例中，当实施栅极结构削减工艺时，将根据与布局图案192和194对应的布局图案阻挡与图1A至图1C中的伪晶体管182和184对应的伪晶体管。
[0067]图6是根据一些实施例的制造1C的方法600的流程图。应该理解，在图6中示出的方法600之前、期间和/或之后可以实施额外的操作，并且本文中可以仅简要地描述一些其他工艺。
[0068]方法600开始于操作610，其中，根据多个栅极结构布局图案(诸如布局图案121-129(图1)或310a-310s(图3A))形成多个图案化的部件。使用基于预定光刻技术的多重图案化工艺来形成该多个图案化的部件。因此，多个图案化的部件沿着与图3A中的方向Y对应的第一方向延伸，并且具有可沿着方向X测量的与图3A中的间距对应的预定间距。在一些实施例中，间距Ρ(；小于预定光刻技术的空间分辨率。在一些实施例中，多个图案化的部件与图5Α中的硬掩模部件532a-532f对应，或与根据硬掩模部件形成的多晶硅部件522a-522f对应。
[0069]工艺进行至操作620，其中，在多个图案化的部件上方形成掩模层。掩模层包括限定在掩模层中的一个或多个开口，并且该一个或多个开口暴露与多个图案化的部件的一个或多个片段对应的一个或多个区域。在一些实施例中，掩模层与图5A中的掩模层542对应，掩模层542具有限定在掩模层542中的开口 544。根据掩模布局层的布局图案组(诸如图3A至图3G中的布局图案320a-320m或330a-3301)限定该一个或多个开口。因此，在一些实施例中，该一个或多个开口的最小间距等于多个图案化的部件的预定间距Pe。
[0070]工艺进行至操作630，其中，对暴露的一个或多个区域实施电特性调节工艺。在一些实施例中，电特性调节工艺包括如结合图4A和图4B示出的阈值电压调节工艺或者如结合图5A和图5B示出的栅极结构削减工艺。
[0071]图7是根据一些实施例的布局设计系统700的框图。布局设计系统700可用于实施图2中公开的方法，并且结合图1和图3A至图3G进一步解释布局设计系统700。
[0072]系统700包括硬件处理器710、非暂时性计算机可读存储介质720、连接至外部电路的输入/输出界面730、以及通过总线750彼此通信连接的网络界面740。
[0073]利用可执行指令集722编码存储介质720。处理器710配置为执行可执行指令集722以使系统700可用于实施如图2所示的部分或所有操作。在一些实施例中，处理器710是中央处理单元(CPU)、多处理器、分布式处理系统、专用集成电路(ASIC)和/或合适的处理单元。
[0074]在一些实施例中，计算机可读存储介质720是电子的、磁性的、光学的、电磁的、红外的和/或半导体的系统(或装置或设备)。例如，计算机可读存储介质720包括半导体或固相存储器、磁带、移动计算机软盘、随机存取存储器(RAM)、只读存储器(R0M)、硬磁盘和/或光盘。在使用光盘的一些实施例中，计算机可读存储介质720包括只读光盘存储器(CD-ROM)、读/写光盘(CD-R/W)和/或数字视频光盘(DVD)。
[0075]在一些实施例中，存储介质720存储可执行指令集722，可执行指令集722配置为使系统700实施如图2所示的方法。在一些实施例中，存储介质720也存储实施方法200所需要的信息或在实施方法期间生成的信息，诸如布局设计文件724、栅极结构布局图案的识别片段726和/或任何中间数据728。
[0076]网络界面740允许系统700与网络760通信，其中一个或多个其他计算机系统连接至网络760。网络界面740包括诸如BLUETOOTH、WIF1、WIMAX、GPRS或WCDMA的无线网络界面；或诸如ETHERNET、USB或IEEE-1394的有线网络界面。在一些实施例中，在两个以上的系统中执行图2的方法，并且通过网络760在不同的系统700之间交换可执行指令或布局设计信息。
[0077]根据一个实施例，公开了一种形成用于制造集成电路(1C)的布局设计的方法。该方法包括识别由布局设计的多个栅极结构布局图案的一个或多个片段占据的布局设计中的一个或多个区域；以及生成与识别的一个或多个区域重叠的布局图案组。一个或多个区域与经受用于制造1C的电特性调节工艺的1C的一个或多个区域对应。多个栅极结构布局图案沿着第一方向延伸并且具有可沿着第二方向测量的预定间距。预定间距小于预定光刻技术的空间分辨率。布局图案组与在实施电特性调节工艺之前将形成在掩模层中的一个或多个开口对应。布局图案组的第一布局图案具有可沿着第二方向测量的宽度，并且第一布局图案的宽度小于预定间距的两倍。
[0078]根据另一实施例，公开了一种形成用于制造集成电路(1C)的布局设计的方法。该方法包括识别由布局设计的多个栅极结构布局图案的一个或多个片段占据的布局设计中的一个或多个区域；以及生成与识别的一个或多个区域重叠的布局图案组。一个或多个区域与经受用于制造1C的电特性调节工艺的1C的一个或多个区域对应。多个栅极结构布局图案沿着第一方向延伸并且具有可沿着第二方向测量的预定间距。预定间距小于预定光刻技术的空间分辨率。布局图案组与在实施电特性调节工艺之前将形成在掩模层中的一个或多个开口对应。布局图案组的第一布局图案和第二布局图案由沿着第二方向的第一间隙分隔开，并且可沿着第二方向测量的第一间隙的宽度小于预定间距的两倍。
[0079]根据另一实施例，公开了一种用于制造集成电路(1C)的布局设计。该布局设计包括第一布局层和第二布局层。第一布局层包括多个栅极结构布局图案。多个栅极结构布局图案沿着第一方向延伸并且具有可沿着第二方向测量的预定间距，并且预定间距小于预定光刻技术的空间分辨率。第二布局层包括基于一个或多个开口区布置的掩模布局图案组。一个或多个开口区与和经受电特性调节工艺的一个或多个栅极结构对应的多个栅极结构布局图案中的一个或多个重叠。掩模布局图案组的第一掩模布局图案具有可沿着第二方向测量的宽度，并且第一掩模布局图案的宽度等于预定间距。
[0080]上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中他们可以做出多种变化、替换以及改变。
[0081]为了解决现有技术中的问题，根据本发明的一些实施例，提供了一种形成用于制造集成电路(1C)的布局设计的方法，所述方法包括:识别由所述布局设计的多个栅极结构布局图案的一个或多个片段占据的所述布局设计中的一个或多个区域，所述一个或多个区域与经受电特性调节工艺的所述1C的一个或多个区域对应，所述电特性调节工艺用于制造所述1C，所述多个栅极结构布局图案沿着第一方向延伸并且具有可沿着第二方向测量的预定间距，并且所述预定间距小于预定光刻技术的空间分辨率；以及生成与所述识别的一个或多个区域重叠的布局图案组，所述布局图案组与在实施所述电特性调节工艺之前将形成在掩模层中的一个或多个开口对应，所述布局图案组的第一布局图案具有可沿着所述第二方向测量的宽度，并且所述第一布局图案的宽度小于所述预定间距的两倍。
[0082]在上述方法中，其中，所述布局图案组的第二布局图案具有沿着所述第二方向测量的宽度，并且所述第二布局图案的宽度为所述预定间距的整数倍。
[0083]在上述方法中，其中，所述电特性调节工艺用于减小所述1C的伪晶体管的泄漏或调节所述1C的功能晶体管的功率。
[0084]在上述方法中，其中，所述布局图案组包括第二布局图案；所述第一布局图案具有与所述布局设计的单元边界重叠的边缘；以及所述第二布局图案具有与所述布局设计的所述单元边界重叠的边缘。
[0085]在上述方法中，其中，所述布局图案组包括第二布局图案；所述第一布局图案具有与所述布局设计的单元边界重叠的边缘；以及所述第二布局图案具有与所述布局设计的所述单元边界重叠的边缘；其中，所述第一布局图案的边缘和所述第二布局图案的边缘彼此邻接。
[0086]在上述方法中，其中，所述布局图案组包括第二布局图案；所述第一布局图案具有与所述布局设计的单元边界重叠的边缘；以及所述第二布局图案具有与所述布局设计的所述单元边界重叠的边缘；其中，位于所述第一布局图案的边缘上的所述第一布局图案的第一拐角与位于所述第二布局图案的边缘上的所述第二布局图案的拐角彼此邻接。
[0087]在上述方法中，其中，所述布局图案组包括第二布局图案；所述第一布局图案具有与所述布局设计的单元边界重叠的边缘；以及所述第二布局图案具有与所述布局设计的所述单元边界重叠的边缘；其中，位于所