分离栅极式闪存的制作方法及分离栅极式闪存的制作方法
【技术领域】
[0001]本申请涉及半导体集成电路的技术领域，具体而言，涉及一种分离栅极式闪存的制作方法及分离栅极式闪存。
【背景技术】
[0002]分离栅极式闪存具有可多次进行数据的存入、读取、擦除等动作，且存入的数据在断电后也不会消失的优点，已成为个人计算机和电子设备所广泛采用的一种非挥发性内存元件。现有分离栅极式闪存通常包括具有核心存储区和外围电路区的半导体基体，设置于核心存储区上的至少一对栅极叠层结构，设置于每对栅极叠层结构的外侧的字线栅，设置于每对栅极叠层结构中相邻侧壁介质层之间的可擦除栅，以及设置于外围电路区的外围栅极。其中，栅极叠层结构包括沿远离半导体基体的方向上依次形成的浮栅氧化物层、浮栅、ONO层、控制栅和硬掩膜层。
[0003]图1至图5示出了上述分离栅极式闪存的制作方法。该制作方法包括以下步骤:首先，提供包括核心存储区11'和外围电路区12'的半导体基体，且核心存储区11'上形成有至少一对栅极叠层结构2(V和覆盖在栅极叠层结构2(V的侧面的侧壁介质层3(V，其中栅极叠层结构20'包括浮栅氧化物层21'、浮栅22'、0N0层23'、控制栅24'和硬掩膜层25'，其结构如图1所示；然后，形成覆盖栅极叠层结构20'、侧壁介质层30'和半导体基体的裸露表面的第一多晶硅层41'，并形成覆盖位于外围电路区12'上的第一多晶硅层41'的缓冲氧化物层50'，进而形成如图2所示的基体结构；接下来，形成覆盖第一多晶硅层41'和缓冲氧化物层50'的第二多晶硅层43'，进而形成如图3所示的基体结构；接下来，通过化学机械抛光工艺去除栅极叠层结构20'上的第一多晶硅层41'和第二多晶硅层43'，并湿法刻蚀去除缓冲氧化物层50'，进而形成如图4所示的基体结构；最后，刻蚀第一多晶硅层41'和第二多晶硅层43'，以在每对栅极叠层结构20'的外侧形成字线栅70'，在每对栅极叠层结构20'中相邻侧壁介质层30'之间形成可擦除栅60'，并在外围电路区C上形成外围栅极8(V，进而形成如图5所示的基体结构。
[0004]上述制作方法需要通过光刻工艺定义欲形成字线栅70'的位置，并沿该位置刻蚀第一多晶硅层41'和第二多晶硅层43'以形成字线栅70'。由于光刻工艺过程中存在一定误差(例如光刻工艺所采用的光罩图形存在误差)，从而使得通过光刻工艺定义的欲形成字线栅70'的位置产生偏差，进而使得所形成字线栅70'(即位于每对栅极叠层结构20'的外侧的两个字线栅70')的宽度不一致。同时，上述制作方法需要对第一多晶硅层41'和第二多晶硅层43'进行化学机械抛光，然而化学机械抛光过程存在研磨速率不均匀的问题，使得所形成字线栅70'(即位于每对栅极叠层结构20'的外侧的两个字线栅70')的高度不一致。综上所述，采用上述制作方法很难控制所形成字线栅70'的特征尺寸，从而使得所形成字线栅70'的结构不对称，进而降低了分离栅极式闪存的性能。针对上述问题，目前还没有有效的解决方法。
【发明内容】
[0005]本申请旨在提供一种分离栅极式闪存的制作方法及分离栅极式闪存，以提高分离栅极式闪存中各字线栅的对称性。
[0006]为了实现上述目的，本申请提供了一种分离栅极式闪存的制作方法，该制作方法包括:提供半导体基体，包括核心存储区和外围电路区，且核心存储区上形成有至少一对栅极叠层结构和覆盖在栅极叠层结构的侧面的侧壁介质层；形成覆盖栅极叠层结构、侧壁介质层和半导体基体的裸露表面的多晶硅层；刻蚀位于核心存储区上的多晶硅层，以在每对栅极叠层结构的外侧形成字线栅，并在每对栅极叠层结构中相邻侧壁介质层之间形成可擦除栅；刻蚀位于外围电路区上的多晶硅层，以形成外围栅极。
[0007]进一步地，在上述制作方法中，在刻蚀位于核心存储区上的多晶硅层的步骤中，刻蚀去除位于栅极叠层结构的表面上的多晶硅层，以及位于每对栅极叠层结构的外侧的多晶石圭层。
[0008]进一步地，在上述制作方法中，在刻蚀位于核心存储区上的多晶硅层的步骤之前，形成覆盖外围电路区上的多晶硅层的缓冲氧化物层；在刻蚀位于核心存储区上的多晶硅层的步骤之后，去除缓冲氧化物层。
[0009]进一步地，在上述制作方法中，形成覆盖外围电路区上的多晶硅层的缓冲氧化物层的步骤包括:依次形成覆盖多晶硅层的缓冲氧化物层和第一光刻胶层；通过光刻去除位于核心存储区上的第一光刻胶层；刻蚀去除位于核心存储区上的缓冲氧化物层，形成覆盖外围电路区上的多晶硅层的缓冲氧化物层；去除剩余的第一光刻胶层。
[0010]进一步地，在上述制作方法中，去除缓冲氧化物层的工艺为湿法刻蚀工艺。
[0011]进一步地，在上述制作方法中，湿法刻蚀去除缓冲氧化物层的步骤之后，还包括对位于外围电路区上的多晶硅层进行回蚀的步骤。
[0012]进一步地，在上述制作方法中，刻蚀位于外围电路区上的多晶硅层的步骤包括:形成覆盖栅极叠层结构、字线栅、可擦除栅、半导体基体的裸露表面和多晶硅层的第二光刻胶层；光刻第二光刻胶层，以在位于外围电路区上的第二光刻胶中形成图案；沿图案刻蚀多晶硅层，以形成外围栅极。
[0013]进一步地，在上述制作方法中，栅极叠层结构包括沿远离半导体基体的方向上依次形成的浮栅氧化物层、浮栅、ONO层、控制栅和硬掩膜层。
[0014]进一步地，在上述制作方法中，浮栅和控制栅的材料均为多晶硅。
[0015]进一步地，在上述制作方法中，外围电路区为逻辑区，外围栅极为逻辑栅。
[0016]本申请还提供了一种分离栅极式闪存，该分离栅极式闪存由本申请上述的制作方法制作而成。
[0017]应用本申请的技术方案，本申请通过形成覆盖半导体基体上的栅极叠层结构、侧壁介质层和半导体基体的裸露表面的多晶硅层，以及刻蚀位于核心存储区上的多晶硅层，从而在每对栅极叠层结构的外侧以自对准方式形成字线栅。该制作方法以自对准方式形成了字线栅，因此采用该制作方法很容易控制所形成字线栅的特征尺寸，从而使得所形成各字线栅的对称性得以提高，进而提高了分离栅极式闪存的性能。同时，该制作方法相比现有技术减少了一层多晶硅层，从而有利于降低分离栅极式闪存的制作成本。
【附图说明】
[0018]构成本申请的一部分的说明书附图用来提供对本申请的进一步理解，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中:
[0019]图1示出了现有分离栅极式闪存的制作方法中，提供包括核心存储区和外围电路区的半导体基体，且核心存储区上形成有至少一对栅极叠层结构和覆盖在栅极叠层结构的侧面的侧壁介质层后的基体的剖面结构示意图；
[0020]图2示出了形成覆盖图1所示的栅极叠层结构、侧壁介质层和半导体基体的裸露表面的第一多晶硅层，并形成覆盖位于外围电路区上的第一多晶硅层的缓冲氧化物层后的基体的剖面结构示意图；
[0021]图3示出了形成覆盖图2所示的第一多晶硅层和缓冲氧化物层的第二多晶硅层后的基体的剖面结构示意图；
[0022]图4示出了通过化学机械抛光工艺去除图3所示的栅极叠层结构上的第一多晶硅层和第二多晶硅层，并湿法刻蚀去除缓冲氧化物层，以在每对栅极叠层结构中相邻侧壁介质层之间形成可擦除栅后的基体的剖面结构示意图；
[0023]图5示出了刻蚀图4所示的多晶硅层，以在每对栅极叠层结构的外侧形成字线栅，并在外围电路区上形成外围栅极后的基体的剖面结构示意