基于cmos制造工艺的齐纳管的制造方法
【专利摘要】本发明提供一种基于CMOS制造工艺的齐纳管的制造方法，依次进行多晶硅淀积工艺、进行齐纳注入工艺、进行侧墙介质层淀积工艺和侧墙介质层刻蚀工艺、进行漏源注入工艺，将传统的齐纳注入工艺提前到侧墙介质层淀积工艺、侧墙介质层刻蚀工艺和源漏注入工艺之前，从而避免了侧墙介质层刻蚀工艺对衬底的损伤及源漏注入工艺可能造成的非晶质结构形成的衬底损伤，使齐纳注入杂质的浓度分布均匀性得到提高，从而得到稳定的齐纳击穿的击穿电压，避免了齐纳击穿前的漏电流偏大而且不均匀的缺点，以提高产品的市场竞争力。
【专利说明】
基于CMOS制造工艺的齐纳管的制造方法
技术领域
[0001]本发明涉及半导体器件技术领域，特别涉及一种基于CMOS制造工艺的齐纳管的制造方法。
【背景技术】
[0002]制造齐纳管(Zener d1de)，一种传统的做法需要应用CMOS (ComplementaryMetal Oxide Semiconductor，互补金属氧化物半导体)工艺:依次进行多晶娃淀积工艺、多晶娃刻蚀工艺(Poly Etch)、进行侧墙介质层淀积工艺和侧墙介质层刻蚀工艺(SpacerEtch)、进行漏源注入工艺(Source/Drain Imp)、进行齐纳注入工艺(Zener Imp)。这种传统做法，将齐纳注入工艺放在源漏注入工艺的后面，此时衬底表面已经经过了侧墙介质层刻蚀工艺刻蚀的损伤，而且源漏注入工艺较高的注入剂量有很大的机会对衬底表面造成损伤，使原有的单晶结构变为非晶质结构。在此基础上进行的齐纳注入工艺，会导致齐纳注入杂质的浓度分布出现不均匀，同时注入杂质形成耗尽区宽度一致性变差。在发生齐纳击穿时，实际的击穿位置会因为杂质分布不均而出现漂移，继而造成齐纳击穿的击穿电压不稳定，齐纳击穿前的漏电流偏大而且不均匀。
【发明内容】
[0003]为了解决【背景技术】提到的齐纳注入杂质的浓度分布出现不均匀、齐纳击穿的击穿电压不稳定和齐纳击穿前的漏电流偏大而且不均匀等问题中的至少一个，本发明提供一种基于CMOS制造工艺的齐纳管的制造方法。
[0004]为了实现上述目的，本发明提出一种基于CMOS制造工艺的齐纳管的制造方法，包括步骤:
[0005]提供第一导电类型衬底；
[0006]在所述第一导电类型衬底上形成第二导电类型埋层；
[0007]在所述第二导电类型埋层上形成外延层；
[0008]在所述外延层上形成多个场氧化隔离结构；
[0009]在所述外延层上进行多晶硅淀积工艺和多晶硅刻蚀工艺；
[0010]在所述外延层上进行齐纳注入工艺以形成第二导电类型体区；
[0011]在所述外延层上进行侧墙介质层淀积工艺和侧墙介质层刻蚀工艺；
[0012]在所述外延层上进行漏源注入工艺以形成第一导电类型正极区和第二导电类型负极区。
[0013]在其中一个实施例中，所述第二导电类型体区的表层部分与所述第一导电类型正极区部分重叠。
[0014]在其中一个实施例中，在所述外延层上进行齐纳注入工艺以形成第二导电类型体区的步骤之前，还包括步骤:
[0015]在所述外延层上形成光刻胶；
[0016]对所述光刻胶进行曝光和显影。
[0017]在其中一个实施例中，所述第二导电类型体区为轻掺杂形成。
[0018]在其中一个实施例中，所述第一导电类型正极区和第二导电类型负极区之间隔有所述场氧化隔离结构。
[0019]在其中一个实施例中，在所述外延层上形成多个场氧化隔离结构的步骤之前，还包括步骤:
[0020]在所述第二导电类型埋层上的外延层中形成第二导电类型阱，在所述第二导电类型阱两侧分别形成第一导电类型阱。
[0021]在其中一个实施例中，所述第一导电类型正极区和第二导电类型负极区都为重掺杂形成。
[0022]在其中一个实施例中，所述第一导电类型衬底的材料为娃、碳化娃、砷化镓、磷化铟或锗硅。
[0023]在其中一个实施例中，所述场氧化隔离结构为硅的氧化物。
[0024]在其中一个实施例中，所述第一导电类型为P型，所述第二导电类型为N型。
[0025]上述基于CMOS制造工艺的齐纳管的制造方法，依次进行多晶硅淀积工艺、进行齐纳注入工艺、进行侧墙介质层淀积工艺和侧墙介质层刻蚀工艺、进行漏源注入工艺，将传统的齐纳注入工艺提前到侧墙介质层淀积工艺、侧墙介质层刻蚀工艺和源漏注入工艺之前，从而避免了侧墙介质层刻蚀工艺对衬底的损伤及源漏注入工艺可能造成的非晶质结构形成的衬底损伤，使齐纳注入杂质的浓度分布均匀性得到提高，从而得到稳定的齐纳击穿的击穿电压，避免了齐纳击穿前的漏电流偏大而且不均匀的缺点，以提高产品的市场竞争力。
【附图说明】
[0026]图1是基于CMOS制造工艺的齐纳管的制造方法的流程图；
[0027]图2是形成多个场氧化隔离结构后的器件示意图；
[0028]图3是形成第一导电类型正极区和第二导电类型负极区后的器件示意图。
【具体实施方式】
[0029]为了便于理解本发明，下面将参照相关附图对本发明进行更全面的描述。附图中给出了本发明的较佳实施例。但是，本发明可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本发明的公开内容的理解更加透彻全面。
[0030]除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在限制本发明。本文所使用的术语“和/或”包括一个或多个相关的所列项目的任意的和所有的组合。
[0031]下面结合附图，对基于CMOS制造工艺的齐纳管的制造方法的【具体实施方式】进行详细描述。在下面描述中，第一导电类型为P型，第二导电类型为N型。
[0032]图1是基于CMOS制造工艺的齐纳管的制造方法的流程图。
[0033]—种基于CMOS制造工艺的齐纳管的制造方法，包括步骤:
[0034]步骤SllO:提供第一导电类型衬底100。衬底100的材料为硅、碳化硅、砷化镓、磷化铟或锗硅。衬底100可为硅或含硅的P型衬底，例如包括硅晶圆的单层硅衬底，或者包括其他多层结构和硅层的衬底。
[0035]步骤S120:在第一导电类型衬底100上形成第二导电类型埋层200。第二导电类型埋层200即埋氧层，材料可以为硅的氧化物，例如可以是二氧化硅。
[0036]步骤S130:在第二导电类型埋层200上形成外延层300。外延层300的材料可以是包含第二导电类型(N型)杂质的硅、碳化硅、砷化镓、磷化铟或锗硅。在位于第二导电类型埋层200上的外延层300中形成第二导电类型阱340，在第二导电类型阱340两侧分别形成第一导电类型阱350。第二导电类型阱340和第一导电类型阱350都是中等掺杂浓度形成。
[0037]步骤S140:在外延层300上形成多个场氧化隔离结构400。场氧化隔离结构400为硅的氧化物，例如可以是二氧化硅，可用于隔离各单胞器件，以及隔绝器件的正极和负极。
[0038]图2是形成多个场氧化隔离结构后的器件示意图，图3是形成第一导电类型正极区和第二导电类型负极区后的器件示意图，请结合图2和图3。
[0039]步骤S150:在外延层300上进行多晶硅淀积工艺和多晶硅刻蚀工艺(图未示)。多晶硅淀积工艺和多晶硅刻蚀工艺本来应是制造MOS管的工艺过程，对于齐纳管而言并不必须，但是由于本制造方法是应用CMOS制造工艺，因而只能保留该两步步骤。在进行本制造方法时，多晶硅淀积后就将淀积的多晶硅刻蚀掉，因为齐纳管并不需要该多晶硅。
[0040]步骤S150之后，在执行步骤S160之前，还应该包括步骤:
[0041]步骤1:在外延层300上形成光刻胶(图未示)。
[0042]步骤2:对光刻胶进行曝光和显影(图未示)。此步骤主要对需要形成齐纳注入区域(第二导电类型体区)的外延层300进行曝光和显影。
[0043]曝光和显影后，执行步骤S160。
[0044]步骤S160:在外延层300上进行齐纳注入工艺(Zener Imp)以形成第二导电类型体区310。第二导电类型体区310为轻掺杂形成(N-)，也即齐纳注入区。
[0045]步骤S170:在外延层300上进行侧墙介质层淀积工艺和侧墙介质层刻蚀工艺(图未示)。同样，侧墙介质层淀积工艺和侧墙介质层刻蚀工艺本来应是制造MOS管的工艺过程，对于齐纳管而言并不必须，但是由于本制造方法是应用CMOS制造工艺，因而只能保留该两步步骤。在进行本制造方法时，侧墙介质层淀积后就将淀积的侧墙介质层刻蚀掉，因为齐纳管并不需要该侧墙介质层。
[0046]第二导电类型体区形成后，再次涂光刻胶，对光刻胶进行曝光和显影(图未示)。此步骤主要对需要形成漏源注入区域(见图3的第一导电类型正极区320和第二导电类型负极区330)的外延层300进行曝光和显影。
[0047]步骤S180:在外延层300上进行漏源注入工艺(Source/Drain Imp)以形成第一导电类型正极区320和第二导电类型负极区330 (见图3)，第一导电类型正极区320和第二导电类型负极区330之间隔有场氧化隔离结构400。其中，第一导电类型正极区320和第二导电类型负极区330都为重掺杂形成。在本步骤中，漏源注入时可以对外延层300表层上的第二导电类型体区310也进行掺杂，即第二导电类型体区310的表层部分与第一导电类型正极区320部分重叠。可以理解成，在第一导电类型正极区320中间重叠有第二导电类型体区310的表层部分，而第一导电类型正极区320两侧则没有重叠，依然为重掺杂的第一导电类型(P+)。而再往外，则是场氧化隔离结构400，场氧化隔离结构400的另一侧则是中掺杂的第二导电类型负极区330 (N+)。
[0048]图3是形成第一导电类型正极区和第二导电类型负极区后的器件示意图，由图3可以看出第一导电类型正极区320和第二导电类型体区310形成的PN结结构(出现齐纳击穿的位置)，可以从第一导电类型正极区320和第二导电类型负极区330引出接触电极。
[0049]可以理解，上述基于CMOS制造工艺的齐纳管的制造方法，仅描述一些主要步骤，并不代表制造齐纳管的所有步骤。图2?图3中的图示也是对齐纳管的一些主要结构的简单示例，并不代表齐纳管的全部结构。
[0050]上述基于CMOS制造工艺的齐纳管的制造方法，依次进行多晶硅淀积工艺、进行齐纳注入工艺、进行侧墙介质层淀积工艺和侧墙介质层刻蚀工艺、进行漏源注入工艺，将传统的齐纳注入工艺提前到侧墙介质层淀积工艺、侧墙介质层刻蚀工艺和源漏注入工艺之前，从而避免了侧墙介质层刻蚀工艺对衬底的损伤及源漏注入工艺可能造成的非晶质结构形成的衬底损伤，使齐纳注入杂质的浓度分布均匀性得到提高，从而得到稳定的齐纳击穿的击穿电压，避免了齐纳击穿前的漏电流偏大而且不均匀的缺点，以提高产品的市场竞争力。
[0051]以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对本发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。
【主权项】
1.一种基于CMOS制造工艺的齐纳管的制造方法，其特征在于，包括步骤: 提供第一导电类型衬底； 在所述第一导电类型衬底上形成第二导电类型埋层； 在所述第二导电类型埋层上形成外延层； 在所述外延层上形成多个场氧化隔离结构； 在所述外延层上进行多晶硅淀积工艺和多晶硅刻蚀工艺； 在所述外延层上进行齐纳注入工艺以形成第二导电类型体区； 在所述外延层上进行侧墙介质层淀积工艺和侧墙介质层刻蚀工艺； 在所述外延层上进行漏源注入工艺以形成第一导电类型正极区和第二导电类型负极区。2.根据权利要求1所述的基于CMOS制造工艺的齐纳管的制造方法，其特征在于，所述第二导电类型体区的表层部分与所述第一导电类型正极区部分重叠。3.根据权利要求1所述的基于CMOS制造工艺的齐纳管的制造方法，其特征在于，在所述外延层上进行齐纳注入工艺以形成第二导电类型体区的步骤之前，还包括步骤: 在所述外延层上形成光刻胶； 对所述光刻胶进行曝光和显影。4.根据权利要求1所述的基于CMOS制造工艺的齐纳管的制造方法，其特征在于，所述第二导电类型体区为轻掺杂形成。5.根据权利要求1所述的基于CMOS制造工艺的齐纳管的制造方法，其特征在于，所述第一导电类型正极区和第二导电类型负极区之间隔有所述场氧化隔离结构。6.根据权利要求1所述的基于CMOS制造工艺的齐纳管的制造方法，其特征在于，在所述外延层上形成多个场氧化隔离结构的步骤之前，还包括步骤: 在所述第二导电类型埋层上的外延层中形成第二导电类型阱，在所述第二导电类型阱两侧分别形成第一导电类型阱。7.根据权利要求1所述的基于CMOS制造工艺的齐纳管的制造方法，其特征在于，所述第一导电类型正极区和第二导电类型负极区都为重掺杂形成。8.根据权利要求1所述的基于CMOS制造工艺的齐纳管的制造方法，其特征在于，所述第一导电类型衬底的材料为硅、碳化硅、砷化镓、磷化铟或锗硅。9.根据权利要求1所述的基于CMOS制造工艺的齐纳管的制造方法，其特征在于，所述场氧化隔离结构为硅的氧化物。10.根据权利要求1?9任一所述的基于CMOS制造工艺的齐纳管的制造方法，其特征在于，所述第一导电类型为P型，所述第二导电类型为N型。
【文档编号】H01L21/266GK106033722SQ201510105312
【公开日】2016年10月19日
【申请日】2015年3月10日
【发明人】李春旭
【申请人】无锡华润上华半导体有限公司