专利名称：静电放电引导电路的制作方法
技术领域：
本发明相关于一种静电放电引导电路，尤指用于一大尺寸开放式漏极电路的静电放电防护电路。
背景技术：
在一般电路设计中，由于需要避免因为环境或人体静电对电路造成的伤害，通常会在电路中设置一个电路组，以使整个电路避免因为静电的伤害破坏或是减损电路的寿命。
这样的电路通常称为静电放电(ESD ; ElectrostaticDischarge)防护电路，在已知技术中，考虑ESD电路设计通常有两种方法
1. 在电路中装设镇流电阻器(Ballast resistor),可避免因为电路中的寄生(parasitic)NMOS,因为不正常的导通，因而降低静电保护的等级，在电路中装设镇流电阻器可改善NMOS不正常导通的问题。
2. 在电源线间加上ESD箝制电路，以引导部4分或全部的电流。请参阅图1,其为传统具有ESD箝制电路的输出电路电路图，如图l所示，输出电路l中包括ESD箝制电路ll,连接于电压源VCC以及接地端12之间，输出电路l另外包括PMOS13， PMOS13的源极耦4妄于电压源VCC 、 漏耦4妻于输出端16 ,以及NMOS14, NMOS14的源极耦4妻至4妻地端12,漏才及耦接至输出单元16,寄生二极管15的阴极耦接于电压源VCC,输出单元16耦接于寄生二极管15的阳极。在PS模式(mode)时，因为ESD箝制电路可引导静电电流按照寄生二极管15、电压源VCC、 ESD箝制电路ll到接地端12的路线行走，因此可以避免静电对电路造成的A皮坏。
但是在大尺寸的输出电路应用上，普遍都有低通导电阻
(RDSON)的需求，但是镇流电阻器会使通导电阻升高，因此在
参考通导电阻以及电路布局尺寸所反应出的成本，大尺寸输出 电路中 一般都是不加或只是加极小的镇流电阻器，因此寄生
NPN非常容易有不一致导通的情形发生，而如果发生在大尺寸 的ODNMOS(open drain NMOS),则ESD的问题将会更加的严 重，因为此时缺少寄生顺偏二极管使静电电流如图l所示按照寄 生二极管、电压源、ESD箝制电路(power clamp)到接地端的 路线行走，因而使静电电流必须流经NMOS。请参阅图2，其显 示大尺寸ODNMOS(open drain NMOS)的输出电路图，如图2所 示，输出电路2中，第一寄生电容21及第二寄生电容22用以提供 分压来使第一NMOS23正常的导通，但在实际电路中，当进行 静电放电时，会通过第一寄生电容21与寄生二极管25使电压源 VCC被充电，如果电压源与接地端之间的电容比第 一 寄生电容 21大，则电压源VCC只会纟皮充电到一个不太高的电位，造成第 一NMOS23的栅极电位不够高，使第一NMOS23通道导通的阻 抗过高，因而降低了静电防护的表现，另外第二NMOS24如果 处于导通的状态下，也会更进一步的将第一NMOS23的栅极电 位拉低至接地端，使静电放电防护的表现更差。
发明内容
因此，本发明的目的之一，在于提供一种静电放电引导电 路，其用于一输出电路，该输出电路包括 一电压源，用以提 供一电压； 一第一P型金属氧化物半导体，耦接至该电压源； 一第一N型金属氧化物半导体，耦接至该P型金属氧化物半导 体； 一寄生二极管，耦接至该P型金属氧化物半导体； 一第二N型金属氧化物半导体，耦接至该P型金属氧化物半导体的漏极;
一第一寄生电容，耦接至该第二N型金属氧化物半导体； 一第 二寄生电容，耦接至该第 一 寄生电容与该第二N型金属氧化物 半导体；以及一栅极电压提升电路，耦接至该第二N型金属氧 化物半导体的4册才及与源极，其中该4册才及电压才是升电^各包括一 第三N型金属氧化物半导体； 一第一电容耦接至该第三N型金属 氧化物半导体的源极； 一接地端；和一第一电阻耦接于该第一 电容与该4妻地端。
本发明所述的静电放电引导电路，可以解决NMOS栅极电 压过低以及不正常导通而降低静电放电防护表现等问题。
图1为传统具有箝制ESI)电路的输出电路电路图； 图2为显示大尺寸ODNMOS(open drain NMOS)的输出电路
图3显示本发明较佳实施例的静电放电引导电路电路图。
具体实施例方式
请参阅图3 ,图3为本发明较佳实施例的静电放电引导电路 电路图，如图3所示，静电放电引导电路3包括电压源VCC、电 容31、第一PMOS32、第一NMOS35、寄生二极管34、第二 NMOS36、第一寄生电容37、第二寄生电容38、栅极电压提升 电路39、输出单元40和接地端41。
电容31 —端耦接至电压源VCC,另 一端耦接至接地端41， 第一PMOS32的源极耦接至电压源VCC,第一NMOS35的源极耦 接至第一PMOS32的漏极，栅极耦接至第一PMOS32的栅极，漏 极耦接至接地端41;寄生二极管34的一端耦接至第一PMOS32的源极，另 一端耦接至第一PMOS32的漏极。
第二NMOS36的栅极耦接至第一PMOS32的漏极，漏极耦接 至接地端41、源极耦接至输出单元40。第一寄生电容37与第二 寄生电容38串联， 一端耦接在第二NMOS36的源极， 一端耦接 在第二NMOS36的漏极。
栅极电压^是升电路39耦接至第二NMOS36的源极，包括第 三NMOS391、第一电容392、第 一 电阻393以及接地端41 。第一 电阻393 —端耦接至第 一 电容392的一端、另 一端耦接至接地端 41 、第 一 电容另 一 端耦接至第三NMOS391的源极，第三 NMOS391的漏极耦接至第二NMOS36的栅极，栅极耦接至第一 电阻393。
栅极电压^是升电路39的存在，可以-提高第二NM()S36栅极 的电位，避免在进行静电放电时，电压源VCC只会被充电到一 个不太高的电位，造成NMOS的栅极电位不够高，使NMOS通 道导通的阻抗过高，因而降低了静电防护的表现的问题。
如前所述，本发明可以解决NMOS4册才及电压过低以及不正 常导通而降低静电放电防护表现等问题，极具产业上的价值。
以上所述仅为本发明较佳实施例，然其并非用以限定本发 明的范围，任何熟悉本项技术的人员，在不脱离本发明的精神 和范围内，可在此基础上做进一步的改进和变化，因此本发明 的保护范围当以本申请的权利要求书所界定的范围为准。
附图中符号的简单说明如下
1:输出电路
11: ESD箝制电路
VCC:电压源
12:接地端
13: PMOS14:画OS
15:寄生二极管
16: 输出单元
2:输出电路
21:第一寄生电容
22:第二寄生电容
23:第一NMOS
24:第二NMOS
25寄生二极管
3:静电放电引导电路
31电容
32第一PMOS
34寄生二极管
35第一NMOS
36:第二NMOS
37第一寄生电容
38第二寄生电容
39栅极电压提升电路
40输出单元
41接地端
VCC:电压源 391:第三NMOS 392:第一电容 393:第一电阻。
权利要求
1.一种静电放电引导电路，其特征在于，用于一输出电路，该输出电路包括一电压源，用以提供一电压；一第一P型金属氧化物半导体，耦接至该电压源；一第一N型金属氧化物半导体，耦接至该P型金属氧化物半导体；一寄生二极管，耦接至该P型金属氧化物半导体；一第二N型金属氧化物半导体，耦接至该P型金属氧化物半导体的漏极；一第一寄生电容，耦接至该第二N型金属氧化物半导体；一第二寄生电容，耦接至该第一寄生电容与该第二N型金属氧化物半导体；以及一栅极电压提升电路，耦接至该第二N型金属氧化物半导体的栅极与源极，其中该栅极电压提升电路包括一第三N型金属氧化物半导体；一第一电容耦接至该第三N型金属氧化物半导体的源极；一接地端；和一第一电阻耦接于该第一电容与该接地端。
全文摘要
一种静电放电引导电路，其用于一大尺寸开放式漏极电路的静电放电防护电路，包括电压源，用以提供电压；第一PMOS，耦接至电压源；第一NMOS，耦接至PMOS；寄生二极管，耦接至PMOS；第二NMOS，耦接至PMOS的漏极；第一寄生电容，耦接至第二NMOS；第二寄生电容，耦接至第一寄生电容与第二NMOS；以及栅极电压提升电路，耦接至第二NMOS的栅极与源极，栅极电压提升电路包括第三NMOS；第一电容耦接至第三NMOS的源极；接地端；和第一电阻耦接于第一电容与接地端。其利用栅极电压提升电路用以提升第二NMOS的栅极电压。本发明可以解决NMOS栅极电压过低以及不正常导通而降低静电放电防护表现等问题。
文档编号H02H9/00GK101494378SQ20081000426
公开日2009年7月29日 申请日期2008年1月24日 优先权日2008年1月24日
发明者郭荣彦 申请人:普诚科技股份有限公司