专利名称：半导体装置的制作方法
技术领域：
本发明涉及对串联连接于高电位的主电源电位与低电位的主电源
电位之间的2个功率器件之中高电位侧的功率器件进行驱动控制的半导 体装置，特别是涉及可防止功率器件的误动作的半导体装置。
背景技术：
图14是表示半桥电路的电路图。在电源PS的正极与负极(接地电 位GND )之间，以推拉输出电路方式连接(totem - pole - connect)有 IGBT (绝缘栅型双极晶体管)等功率器件(power device) 101、 102。 另外，续流二极管D1、 D2分别与功率器件101、 102反向并联连接。 而且，负载(电动机等电感性负栽)103跟功率器件101与功率器件102 的连接点N1连接。
功率器件101是以与功率器件102的连接点Nl的电位为基准电位， 在该基准电位与电源PS所供给的电源电位之间进行开关动作的器件， 被称之为高电位侧功率器件。另一方面，功率器件102是以接地电位为 基准电位，在该基准电位与连接点N1的电位之间进行幵关动作的器件， 被称之为低电位側功率器件。
功率器件101由高电位侧功率器件驱动电路HD进行驱动，功率器 件102由低电位侧功率器件驱动电路LD进行驱动。高电位侧功率器件 驱动电路HD上被施加了高电位側电源104的正极的电压VB (高电位 侧浮置电源绝对电压)和高电位侧电源104的负极的电压VS (高电位 側浮置电源失调电压)。而且，高电位側功率器件驱动电路HD将输出 信号HO输出到功率器件102的栅电极。再有，关于低电位侧功率器件 驱动电路LD，由于与本申请发明的关系不深，故省略其说明。
图15是表示现有的半导体装置的电路图。该半导体装置是对串联 连接于高电位的主电源电位与低电位的主电源电位之间的2个功率器件 之中高电位侧的功率器件进行驱动控制的高电位側功率器件驱动电路。
从设置于外部的微型计算机等提供输入信号HIN。输入信号HIN具 有表示高电位侧的功率器件的导通的"H (高电位)"(第1状态)和表示高电位側的功率器件的非导通的"L(低电位)"(第2状态)。
脉冲产生电路11与输入信号HIN向"H" 、 "L，，的电平转变 (transition)相对应地分别产生脉沖状的导通(ON)信号(第1脉沖信 号)、截止(OFF)信号(第2脉沖信号)。
脉沖产生电路ll的2个输出分别与作为电平移动(level shift)晶 体管的高耐压N沟道型场效应晶体管(以下，称为HNMOS晶体管)12、 13的栅电极连接。而且，导通信号被提供给HNMOS晶体管12的栅电 极，截止信号被提供给HNMOS晶体管13的栅电极。HNMOS晶体管 12、 13的漏电极分别与电阻14、 15的一端连接，并且也与反相器 (inverter)16、 17的输入连接。
通过该HNMOS晶体管12、 13、电阻14、 15和反相器16、 17构成 电平移动电路。该电平移动电路将导通信号、截止信号电平移动至高电 位侧，分别得到笫l、笫2电平移动完毕的脉沖信号。
SR型触发器19经保护电路18,分别从置位输入端S和复位输入端 R输入反相器16、17的输出信号(第1、第2电平移动完毕的脉沖信号)。 在此处，保护电路18是用于防止SR型触发器19的误动作的滤波电路， 由逻辑门构成。
SR型触发器19的输出端Q与NMOS晶体管20的栅电极连接，并 且也与反相器21的输入连接，反相器21的输出与NMOS晶体管22的 栅电极连接。输出NMOS晶体管20、 22的连接点的电压作为高电位侧 的输出信号HO。这样，通过使NMOS晶体管20、 22互补性地导通、 截止，从而使功率器件101开关。
电阻14、 15的另一端与NMOS晶体管20的漏电极侧连接，施加了 电压VB。另外，NMOS晶体管22的源电极与二极管23、 24的阳极和 图14的连接点N1连接，施加了电压VS。 二极管23、 24的阴极分别与 HNMOS晶体管12、 13的漏电极连接。
接着，用图16所示的时序图，说明现有的高电位側功率器件驱动 电路的动作。
首先，脉沖产生电路11响应于输入信号HIN的上升，产生转变到 "H (高电位)"的脉沖状的导通信号。借助于该导通信号，HNMOS 晶体管12导通。此时，截止信号为"L (4氐电位)"，HNMOS晶体管 13处于截止状态。由此，在与HNMOS晶体管12连接的电阻14上产生压降，"L，， 信号^皮输入到反相器16。另一方面，由于在与HNMOS晶体管13连接 的电阻15上不产生压降，故"H，，信号被继续输入到反相器17。因而， 反相器16的输出信号成为转变到"H"的脉冲信号，反相器17的输出 信号维持"L"状态。
而且，接收到反相器16、 17的输出信号的保护电路18对SR型触 发器19的置位输入端S,与反相器16的输出信号对应地输出转变到"L" 的脉沖信号。另一方面，保护电路18对SR型触发器19的复位输入端 R，与反相器17的输出信号对应地输出"H"信号。
另外，脉冲产生电路11响应于输入信号HIN的下降，产生转变到 "H(高电位)"的脉冲状的截止信号。此时，也进行与上述同样的动 作，保护电路18对SR型触发器19的置位输入端S,与反相器16的输 出信号对应地输出"H"信号。另一方面，保护电路18对SR型触发器 19的复位输入端R，与反相器17的输出信号对应地输出转变到"L"的 脉沖信号。
其结果是，SR型触发器19的输出端Q按提供导通信号的定时转变 到"H，，，按提供截止信号的定时转变到"L"。另外，通过使NMOS 晶体管20、 22互补性地导通、截止而得到的输出信号HO也成为同样的信号。
在此处成问题的是依赖于由功率器件101、 102构成的半桥型功率 器件的开关状态而在从连接点Nl至二极管23、 24的阳极的线上所产生 的dv/dt过渡信号。
当dv/dt过渡信号产生时，由HNMOS晶体管12、 13的漏极-源极 间的寄生静电电容与dv/dt过渡信号的乘积得到的dv/dt电流就同时流过 HNMOS晶体管12、 13。由此，就取代了导通信号和截止信号而同时提 供由dv/dt过渡信号造成的错误脉沖。在这样的情况下，保护电路18被 构成为防止同时将信号输入到SR型触发器19(例如，参照专利文献1 )。日本专利公开平9-200017号公报
高电位側功率器件驱动电路HD的输出信号HO为"H"时，功率 器件101变为导通，如图14所示，流过电流Il。其后，当高电位側功 率器件驱动电路HD的输出信号HO从"H，，转变到"L",功率器件101 从导通切换到截止时，就成为电流12流到续流二极管D2中的回流斗莫式(reflux mode)。此时，电压VS依赖于dv/dt过渡信号和布线的电感，变 得暂时低于GND,成为负电压。
在现有的半导体装置中，在切换功率器件101的同时，输出导通信 号或截止信号。但是，在通过功率器件101的切换，使电压VS成为负 电压时，通过导通信号、截止信号,使HNMOS晶体管12截止，使HNMOS 晶体管13导通，成为不平衡状态。因此，流过HNMOS晶体管12、 13 的寄生二极管25、 26的恢复电流产生差异。由此，存在输出错误的输 出信号HO、引起功率器件的误动作的问题。
发明内容
本发明是为了解决上述问题而进行的，其目的在于，得到一种可防 止功率器件的误动作的半导体装置。
本发明的半导体装置是对串联连接于高电位的主电源电位与低电 位的主电源电位之间的2个功率器件之中高电位侧的功率器件进行驱动 控制，其中，具备脉沖产生电路，与具有第1状态和第2状态的输入
信号向第1、第2状态的电平转变相对应地分别产生第1、第2脉沖信 号，其中，该第l状态表示高电位侧的功率器件的导通，该第2状态表 示高电位側的功率器件的非导通；电平移动电路，将第1、第2脉沖信 号向高电位側进行电平移动，分别得到第1、第2电平移动完毕的脉沖 信号；SR型触发器，从置位输入端输入第1电平移动完毕的脉冲信号， 从复位输入端输入第2电平移动完毕的脉沖信号；以及延迟电路，使SR 型触发器的输出至少延迟第1、第2脉沖信号的脉冲宽度部分。本发明 的其它的特征将在以下阐明。
按照本发明，可防止功率器件的误动作。
图1是表示本发明的实施方式1的半导体装置的电路图。
图2是用于说明本发明的实施方式1的半导体装置的动作的时序图。
图3是表示本发明的实施方式2的半导体装置的电路图。
图4是用于说明本发明的实施方式2的半导体装置的动作的时序图。图5是表示本发明的实施方式3的半导体装置的电路图。
图6是用于说明本发明的实施方式3的半导体装置的动作的时序图。
图7是表示本发明的实施方式4的半导体装置的电路图。
图8是用于说明本发明的实施方式4的半导体装置的动作的时序图。
图9是表示本发明的实施方式5的半导体装置的电路图。
图10是用于说明本发明的实施方式5的半导体装置的动作的时序图。
图11是表示本发明的实施方式6的半导体装置的电路图。
图12是表示本发明的实施方式7的半导体装置的电路图。
图13是表示本发明的实施方式8的半导体装置的电路图。
图14是表示半桥电路的电路图。
图15是表示现有的半导体装置的电路图。
图16是用于说明现有的半导体装置的动作的时序图。
具体实施方式
实施方式1
图1是表示本发明的实施方式1的半导体装置的电路图。该半导体 装置是对串联连接于高电位的主电源电位与低电位的主电源电位之间 的2个功率器件之中高电位侧的功率器件进行驱动控制的高电位侧功率 器件驱动电路。
从设置于外部的微型计算机等提供输入信号HIN。输入信号HIN具 有表示高电位側的功率器件的导通的"H (高电位)"(第1状态)和 表示高电位侧的功率器件的非导通的"L (低电位)"(第2状态)。
脉沖产生电路11与输入信号HIN向"H" 、 "L"的电平转变相对 应地分别产生脉冲状的导通信号(第l脉冲信号)、截止信号(第2脉 冲信号)。
脉沖产生电路ll的2个输出分别与作为电平移动晶体管的高耐压N 沟道型场效应晶体管(以下称为HNMOS晶体管)12、 13的栅电极连接。 而且，导通信号提供给HNMOS晶体管12的栅电极，截止信号提供给 HNMOS晶体管13的栅电极。HNMOS晶体管12、 13的漏电极分别与电阻14、 15的一端连接，并且也与反相器16、 17的输入连接。
由该HNMOS晶体管12、 13、电阻14、 15和反相器16、 17构成电 平移动电路。该电平移动电路将导通信号、截止信号电平移动至高电位 侧，分别得到第1、第2电平移动完毕的脉沖信号。
SR型触发器19经保护电路18，分别从置位输入端S和复位输入端 R输入反相器16、17的输出信号(第1、第2电平移动完毕的脉沖信号)。 在此处，保护电路18是用于防止SR型触发器19的误动作的滤波电路， 由NAND电路31 ~33、反相器34 ~ 38和NOR电路39、 40构成。
另外，NOR电路41输入第l、笫2电平移动完毕的脉沖信号，进 行NOR运算。D型触发器42从时钟输入T输入NOR电路41的输出， 从数据输入D输入SR型触发器19的输出。由该NOR电路41和D型 触发器42构成延迟电路。该延迟电路使SR型触发器19的输出至少延 迟导通信号、截止信号的脉沖宽度部分。
D型触发器42的输出端Q，与NMOS晶体管20的栅电极连接，并 且也与反相器21的输入连接，反相器21的输出与NMOS晶体管22的 栅电极连接。输出NMOS晶体管20、 22的连接点的电压作为高电位侧 的输出信号HO。这样，通过使NMOS晶体管20、 22互补性地导通、 截止，从而使高电位侧的功率器件开关。
电阻14、 15的另一端与NMOS晶体管20的漏电极侧连接，施加电 压VB。另外，NMOS晶体管22的源电极与二极管23、 24的阳极和图 14的连接点Nl连接，施加电压VS。二极管23、24的阴极分别与HNMOS 晶体管12、 13的漏电极连接。
图2是用于说明本发明的实施方式1的半导体装置的动作的时序 图。如图示那样，输出信号HO在输出了导通信号、截止信号后切换。 由此，在通过功率器件的切换而使电压VS成为负电压时，不输出导通 信号、截止信号。因此，可防止功率器件的误动作。另外，由于使SR 型触发器19的输出逻辑延迟，故元件分散性少。
实施方式2
图3是表示本发明的实施方式2的半导体装置的电路图，图4是用
于说明其动作的时序图。
在本实施方式2中，作为延迟电路，具有第l反相器43、 NAND电 路44、第2反相器45和OR电路46。其它的结构与实施方式1相同。笫1反相器43使第1电平移动完毕的脉冲信号反相。NAND电路 44输入第1反相器43的输出和SR型触发器19的输出，进行NAND运 算。第2反相器45使NAND电路44的输出反相。OR电路46输入第2 反相器45的输出和第2电平移动完毕的脉冲信号，进行OR运算。
按照该结构，会收到与实施方式1同样的效果。另外，与实施方式 1相比，可减小电路规模。
实施方式3
图5是表示本发明的实施方式3的半导体装置的电路图，图6是用 于说明其动作的时序图。
在本实施方式3中，作为延迟电路，具有多个反相器47、 48。其它 的结构与实施方式l相同。按照该结构，与实施方式1同样地可防止功 率器件的误动作。另外，由反相器的级数可容易控制延迟量。
实施方式4
图7是表示本发明的实施方式4的半导体装置的电路图，图8是用 于说明其动作的时序图。
在本实施方式4中，作为延迟电路，具有恒流源51、电容器52、 反相器53、 NMOS晶体管54 56和PMOS晶体管57~59。其它的结构 与实施方式1相同。
恒流源51对电容器52充电。作为开关元件的NMOS晶体管54-56和PMOS晶体管57~59根椐SR型触发器19的输出使电容器52充 放电。反相器53将在电容器52中充电的电压反相后输出。
按照该结构，与实施方式l同样地可防止功率器件的误动作。另外， 由恒流源51的电流值或电容器52的电容值可容易控制延迟。
实施方式5
图9是表示本发明的实施方式5的半导体装置的电路图。在上述的 实施方式1~4中，在SR型触发器19的后级设置有延迟电路。与此相 比，在本实施方式5中，在保护电路18与SR型触发器19之间设置有 延迟电路。其它的结构与实施方式1相同。
作为延迟电路，设置有反相器61 64和第1、第2电容器65、 66。 反相器61、 62串联连接在保护电路18的输出LFS与SR型触发器19 的置位输入端S之间。反相器63、64串联连接在保护电路18的输出LFR 与SR型触发器19的复位输入端R之间。第1电容器65的一端与反相器61和反相器62的连接点连接，施加第1电平移动完毕的脉冲信号。 第2电容器66的一端与反相器63和反相器64的连接点连接，施加第2 电平移动完毕的脉冲信号。对第1、第2电容器65、 66的另一端施加电 压VS。
该延迟电路使第1、第2电平移动完毕的脉沖信号至少延迟导通信 号、截止信号的脉沖宽度部分，分别得到第1、第2延迟完毕的脉冲信 号。即，将在第1、第2电容器65、 66中充电的电压分别作为第1、第 2延迟完毕的脉沖信号输出。而且，SR型触发器19从置位输入端S输 入第1延迟完毕的脉冲信号，从复位输入端R输入第2延迟完毕的脉沖 信号。
SR型触发器19的输出端Q与NMOS晶体管20的栅电极连接，并 且也与反相器21的输入连接，反相器21的输出与NMOS晶体管22的 4册电极连接。输出NMOS晶体管20、 22的连接点的电压作为高电位侧 的输出信号HO。这样，通过使NMOS晶体管20、 22互补性地导通、 截止，从而使高电位侧的功率器件开关。
图10是用于说明本发明的实施方式5的半导体装置的动作的时序 图。如图示那样，输出信号HO在输出了导通信号、截止信号后切换。 由此，在通过功率器件的切换而使电压VS成为负电压时，不输出导通 信号、截止信号。因此，可防止功率器件的误动作。另外，可分别控制 导通信号和截止信号的延迟量。而且，由第1、第2电容器65、 66的电 容值可容易控制延迟量。
实施方式6
图U是表示本发明的实施方式6的半导体装置的电路图。该半导 体装置的时序图与实施方式5相同。
在本实施方式6中，作为延迟电路，设置有串联连接在保护电路 18的输出LFS与SR型触发器19的置位输入端S之间的多个第1反相 器71、 72;以及串联连接在保护电路18的输出LFR与SR型触发器19 的复位输入端R之间的多个第2反相器73、 74。其它的结构与实施方式 5相同。
按照该结构，与实施方式5同样地可防止功率器件的误动作，可分 别控制导通信号和截止信号的延迟量。另外，由第1、第2反相器的级 数可容易控制延迟量。实施方式7
图12是表示本发明的实施方式7的半导体装置的电路图。该半导 体装置的时序图与实施方式5相同。
在本实施方式7中，作为延迟电路，具有第1、第2恒流源80、 81、 第1、第2电容器82、 83、反相器84 87和NMOS晶体管88、 89 (第 1、第2开关元件)。其它的结构与实施方式5相同。
第1、第2恒流源80、 81分别对第1、第2电容器82、 83充电。 NMOS晶体管88、 89按照第1、第2电平移动完毕的脉沖信号，分别使 第1、第2电容器82、 83充放电。反相器86、 87分别将在第1、第2 电容器82、 83中充电的电压反相，作为第1、第2延迟完毕的脉沖信号 输出。
按照该结构，与实施方式5同样地可防止功率器件的误动作，可分 别控制导通信号和截止信号的延迟量。另外，由第1、第2恒流源80、 81的电流值或第1、第2电容器82、 83的电容值可容易控制延迟量。
实施方式8
图13是表示本发明的实施方式8的半导体装置的电路图。该半导 体装置的时序图与实施方式5相同。
在本实施方式8中，作为延迟电路，具有第1、第2恒流源90、 91、 第1、第2电容器92、 93、反相器94 97和NMOS晶体管98、 99 (第 1、第2开关元件)。其它的结构与实施方式5相同。
第1、第2恒流源90、 91分别对第1、第2电容器92、 93充电。 NMOS晶体管98、 99根据第1、第2电平移动完毕的脉冲信号，分别使 第1、第2电容器92、 93充放电。反相器96、 97分别将在第1、第2 电容器92、 93中充电的电压反相，作为第1、第2延迟完毕的脉沖信号 输出。
按照该结构，与实施方式5同样地可防止功率器件的误动作，可分 别控制导通信号和截止信号的延迟量。另外，由第1、第2恒流源90、 91的电流值或第1、第2电容器92、 93的电容值可容易控制延迟量。
权利要求
1.一种半导体装置，对串联连接于高电位的主电源电位与低电位的主电源电位之间的2个功率器件之中高电位侧的功率器件进行驱动控制，其特征在于，具备脉冲产生电路，与具有第1状态和第2状态的输入信号向上述第1、第2状态的电平转变相对应地分别产生第1、第2脉冲信号，其中，该第1状态表示上述高电位侧的功率器件的导通，该第2状态表示上述高电位侧的功率器件的非导通；电平移动电路，将上述第1、第2脉冲信号向高电位侧进行电平移动，分别得到第1、第2电平移动完毕的脉冲信号；SR型触发器，从置位输入端输入上述第1电平移动完毕的脉冲信号，从复位输入端输入上述第2电平移动完毕的脉冲信号；以及延迟电路，使上述SR型触发器的输出至少延迟上述第1、第2脉冲信号的脉冲宽度部分。
2. 如权利要求1所述的半导体装置，其特征在于，上述延迟电路具有NOR电路，输入上述第1、第2电平移动完毕的脉沖信号；以及 D型触发器，从时钟输入端输入上述NOR电路的输出，从数据输 入端输入上述SR型触发器的输出。
3. 如权利要求1所述的半导体装置，其特征在于，上述延迟电路具有第1反相器，使上述笫1电平移动完毕的脉冲信号反相； NAND电路，输入上述第1反相器的输出和上述SR型触发器的输出；第2反相器，使上述NAND电路的输出反相；以及 OR电路，输入上述第2反相器的输出和上述第2电平移动完毕的 脉冲信号。
4. 如权利要求1所述的半导体装置，其特征在于，
5. 如权利要求1所述的半导体装置，其特征在于，上述延迟电路具有电容器；恒流源，对上述电容器进行充电；以及开关元件，根据上述SR型触发器的输出使上述电容器充放电， 输出在上迷电容器中充电的电压。
6. —种半导体装置，对串联连接于高电位的主电源电位与低电位的 主电源电位之间的2个功率器件之中高电位側的功率器件进行驱动控 制，其特征在于，具备脉冲产生电路，与具有第1状态和第2状态的输入信号向上迷第1、 笫2状态的电平转变相对应地分别产生第1、第2脉沖信号，其中，该 第1状态表示上述高电位側的功率器件的导通，该第2状态表示上述高 电位侧的功率器件的非导通；电平移动电路，将上述第1、第2脉冲信号向高电位侧进行电平移 动，分别得到第1、第2电平移动完毕的脉冲信号；延迟电路，使上述第1、第2电平移动完毕的脉冲信号至少延迟上 迷第1、第2脉沖信号的脉冲宽度部分，分别得到第1、第2延迟完毕 的脉沖信号；以及SR型触发器，从置位输入端输入上述第1延迟完毕的脉冲信号， 从复位输入端输入上述第2延迟完毕的脉沖信号。
7. 如权利要求6所述的半导体装置，其特征在于， 上述延迟电路具有一端分别施加上迷第1、第2电平移动完毕的脉冲信号、另一端施加基准电压的第1、第2电容器，将在上述第1、第2电容器中充电的电压分别作为上述第1、第2 延迟完毕的脉沖信号输出。
8. 如权利要求6所述的半导体装置，其特征在于，上述延迟电路具有多个第l反相器，使上述第1电平移动完毕的脉冲信号延迟；以及 多个第2反相器，使上述第2电平移动完毕的脉冲信号延迟。
9. 如权利要求6所述的半导体装置，其特征在于，上述延迟电路具有第1、第2电容器；第1、第2恒流源，分别对上迷第1、第2电容器进行充电；以及 第1、第2开关元件，根据上述第1、第2电平移动完毕的脉冲信 号，分别使上述第1、第2电容器充放电，将在上述第1、第2电容器中充电的电压分别作为上述第1、第2 延迟完毕的脉冲信号输出。
全文摘要
本发明目的是防止功率器件的误动作。本发明的半导体装置是对串联连接于高电位主电源电位与低电位主电源电位之间的2个功率器件中高电位侧功率器件进行驱动控制，其中具备脉冲产生电路，与具有第1状态和第2状态的输入信号向第1、第2状态的电平转变对应地分别产生第1、第2脉冲信号，该第1状态表示高电位侧功率器件的导通，该第2状态表示高电位侧功率器件的非导通；电平移动电路，将第1、第2脉冲信号向高电位侧电平移动，分别得到第1、第2电平移动完毕脉冲信号；SR型触发器，从置位输入端输入第1电平移动完毕脉冲信号，从复位输入端输入第2电平移动完毕脉冲信号；延迟电路，使SR型触发器的输出至少延迟第1、第2脉冲信号的脉冲宽度部分。
文档编号H02M1/08GK101304209SQ20081000401
公开日2008年11月12日 申请日期2008年1月16日 优先权日2007年5月7日
发明者堺宪治, 田中良和 申请人:三菱电机株式会社