专利名称：一种可配置阈值电压平衡电路的制作方法
技术领域：
本发明涉及集成电路设计中降低工艺偏差对亚阈值电路的影响的电路，尤其是一种结构简单、高性能的可配置阈值电压平衡电路，它可以减轻工艺变化对亚阈值设计的影响，并显著提高亚阈值设计的良率。
背景技术：
随着集成电路设计技术和集成电路制造工艺的不断发展，不断提高的便携式设备需求对降低功耗设计技术提出了更高的要求。亚阈值设计是当前超低功耗设计的热门，通过降低电源电压(Vdd)进入电路的亚阈值区域一Vdd小于阈值电压(Vth)，使得系统工作在电路的线性区，进而显著降低系统的动态、静态功耗。但是在具体的实现过程中该设计也引入了一系列类如对工艺偏差的容忍度变差的问题。由于在亚阈值区域器件的驱动电流与阈值电压成指数关系，这使得工艺偏差以及器件失配对设计性能的影响亦呈指数级变化。本发明着重于减轻工艺偏差对亚阈值设计的影响。由于工艺参数偏差的主要来源是(1)电源电压Vdd波动；(2)几何Leff波动；(3)阈值电压Vth波动；而其中由阈值电压波动引起的晶体管性能的波动占据了绝对重要的位置，因此降低亚阈值设计中的阈值电压波动对提高亚阈值电路的良率具有关键的意义。
发明内容
本发明要解决的技术问题是现有的亚阈值设计存在对工艺偏差容忍度差的问题，需要减轻工艺偏差对亚阈值设计的影响，本发明通过阈值电压波动，提供一种可配置阈值电压平衡电路。本发明的技术方案为一种可配置阈值电压平衡电路，为数字电路单元提供体偏置，调节输出端所连接的数字电路单元的体偏置，所述阈值电压平衡电路由阈值不平衡探测器、三态缓冲器和选择电路三个部分构成，阈值不平衡探测器设有一个PMOS管Pl和一个 NMOS管m ；三态缓冲器设有两个PMOS管P2、P3，两个NMOS管N2、N3及一个逻辑开关SO ；选择电路设有一个NMOS管N4和一个PMOS管P4，两个逻辑开关Si、S2，具体的电路连接为阈值不平衡探测器的PMOS管Pl的体端与选择电路的PMOS管P4的漏极连接， NMOS管m的体端与选择电路的NMOS管N4的漏极连接，PMOS管Pl的栅极和源级与电源电压Vdd相连，NMOS管附的栅极与源级与地gnd相连，NMOS管附与PMOS管Pl的漏极连接在一起输出信号Vout ；阈值不平衡探测器的输出信号Vout与三态缓冲器的PMOS管P2及NMOS管N2的栅极相连，PMOS管P2与NMOS管N2的漏极连接在一起，并与PMOS管P3及NMOS管N3的栅极相连，PMOS管P3和NMOS管N3的漏极连接在一起后输出信号Vbody，PMOS管P2、P3的源级连接在一起后与逻辑开关SO的一端相连，逻辑开关SO的另一端与电源电压Vdd相连， NMOS管N2、N3的源级与地gnd相连，PMOS管P2的体端与选择电路的PMOS管P4的漏极连接，NMOS管N2的体端与选择电路的NMOS管N4的漏极连接，PMOS管P3、N3的体端分别与电源电压Vdd、地gnd相连。三态缓冲器的输出信号Vbody分别与选择电路的逻辑开关Si、S2的一端相连，逻辑开关Sl的另一端与PMOS管P4的漏极相连，逻辑开关S2的另一端与NMOS管N4的漏极相连，PMOS管P4的源级和体端连接到电源电压Vdd，漏极与被调节数字电路单元的PMOS管体偏置连接，栅极由外部提供的模式选择信号Ctrl控制，NMOS管N4的源级和体端连接到地gnd，漏极与被调节数字电路单元的NMOS管体偏置连接，栅极由外部提供的模式选择信号C7^控制。与现有技术相比，本发明具有以下优点及显著效果(1)超宽范围的电压调节，经过配置，本发明的阈值电压平衡电路可支持从正常电源电压到亚阈值电源电压缩放的超宽范围电压调节，即本发明的阈值电压平衡电路可以正常工作在超阈值区域和亚阈值区域；(2)采用阈值电压平衡机制后，PMOS和NMOS晶体管的阈值电压的不平衡局限于一个更紧的区域，即本发明的阈值电压平衡电路可以有效的降低工艺偏差导致的阈值电压失配；(3)本发明的开销较小，仅为由三个可以忽略不计的反相器组成的电路，效果明显，代价小。并且在系统设计时，可以根据需要在整个芯片块复制该方案，以减少晶圆内工艺偏差对系统设计性能的影响。
图1是本发明的可配置阈值电压平衡电路。图2是晶体管体效应偏置技术的示意图，(a)为晶体管体效应的物理连接示意图， (b)为晶体管体效应的电路连接示意图。图3是在3 ο工艺偏差的条件下采用本发明的可配置阈值电压平衡电路与常规电路的阈值电压波动范围。图4是一款反相器采用本发明的可配置阈值电压平衡电路与常规反相器传输延迟的比较图。
具体实施例方式本发明的目的是克服现有技术的缺陷，提供一种结构简单、高性能的可配置电压平衡电路，本发明的阈值电压平衡电路是为其他的数字电路单元提供体偏置，通过调节体偏置，实现阈值电压平衡的目的。为了降低亚阈值设计中工艺偏差对电路性能的影响，平衡亚阈值设计中晶体管的阈值电压失配，本发明针对亚阈值器件阈值电压失配的事实设计了一种结构简单、高性能的可配置电压平衡电路，该电路能够提高亚阈值电路的性能和工艺鲁棒性，进而提升亚阈值设计的良率。参看图1，本发明的结构简单、高性能的可配置阈值电压平衡电路，由阈值不平衡探测器、三态缓冲器和选择电路三个部分构成，阈值不平衡探测器设有一个PMOS管Pl和一个NMOS管m ；三态缓冲器设有两个PMOS管P2、P3，两个NMOS管N2、N3及一个逻辑开关 SO ；选择电路设有一个NMOS管N4和一个PMOS管P4，两个逻辑开关S1、S2，具体的电路连接为
阈值不平衡探测器的PMOS管Pl的体端与选择电路的PMOS管P4的漏极连接，NMOS 管m的体端与选择电路的NMOS管N4的漏极连接，PMOS管Pl的栅极和源级与电源电压Vdd 相连，NMOS管附的栅极与源级与地gnd相连，NMOS管附与PMOS管Pl的漏极连接在一起输出信号Vout ；阈值不平衡探测器的输出信号Vout与三态缓冲器的PMOS管P2及NMOS管N2的栅极相连，PMOS管P2与NMOS管N2的漏极连接在一起，并与PMOS管P3及NMOS管N3的栅极相连，PMOS管P3和NMOS管N3的漏极连接在一起后输出信号Vbody，PMOS管P2、P3的源级连接在一起后与逻辑开关SO的一端相连，逻辑开关SO的另一端与电源电压Vdd相连， NMOS管N2、N3的源级与地gnd相连，PMOS管P2的体端与选择电路的PMOS管P4的漏极连接，NMOS管N2的体端与选择电路的NMOS管N4的漏极连接，PMOS管P3、N3的体端分别与电源电压Vdd、地gnd相连。三态缓冲器的输出信号Vbody分别与选择电路的逻辑开关Si、S2的一端相连，逻辑开关Sl的另一端与PMOS管P4的漏极相连，逻辑开关S2的另一端与NMOS管N4的漏极相连，PMOS管P4的源级和体端连接到电源电压Vdd，漏极与被调节数字电路单元的PMOS 管体偏置连接，栅极由外部提供的模式选择信号Ctrl控制，NMOS管N4源级和体端连接到地gnd，漏极与被调节数字电路单元的NMOS管体偏置连接，栅极由外部提供的模式选择信号^控制。这里的Ctrl信号是由外部控制逻辑给出的信号，控制逻辑根据工作需要控制Ctrl信号，Ctrl为低电平时(且开关SO断开，Si、S2闭合)，本发明的电路工作在超阈值模式；否则工作在亚阈值模式。在本发明实际的操作过程中，本发明可以根据不同的电源电压进入不同的工作模式。在超阈值模式时，逻辑开关SO关断，因此在三态缓冲配置在高阻抗状态。此时，电源开关晶体管P4和N4开启，且逻辑开关Si、S2关断，所以被调节数字电路单元的PMOS晶体管体端被连至Vdd，而NMOS管晶体管体端被连至gnd。本发明电路在亚阈值模式时，逻辑开关 SO开启，三态缓冲器正常运作，在这种模式下，逻辑开关S1、S2开启，晶体管P4和N4关断。 因此，该缓冲区的输出电压Vbody经过Si、S2提供数字逻辑的体偏置。本发明的结构简单、高性能的可配置阈值电压平衡电路的具体工作原理如下在前文中，本发明已经明确平衡PMOS和NMOS晶体管阈值电压的重要性。考虑到 PMOS管阈值电压Vthp和NMOS管阈值电压Vthn是由不同的掺杂过程控制，本发明利用晶体管的体效应来调整晶体管的阈值电压偏置。图2显示的阈值电压的调整原则，其中Vbp是在 PMOS晶体管的体偏置电压，Vbn电压为NMOS管的体偏置电压。本发明提出的一款简单的阈值电压平衡机制，参见图1。考虑到亚阈值电路设计的电源电压始终小于I Vth I，结式二极管不可能开启，阈值电压不平衡检测器由PMOS管和NMOS 管均关断的反相器组成。在典型工艺角(TT)下，阈值不平衡探测器的输出信号Vout和三态缓冲器的输出信号Vbody预先设计为Vdd/2。Vout随工艺和温度的变化而波动，三态缓冲器检测并放大Vout摆幅，其输出信号Vbody提供被调节数字电路单元的偏置体电压，该调整值会反馈至阈值不平衡探测器的PMOS管和NMOS管的体端，进一步促使阈值不平衡探测器调整PM0S/NM0S管阈值电压Vth平衡。例如，如果NMOS网络的下拉能力大于PMOS网络的上拉能力，Vout将下降，引发了更大的Vbody下降。这种下降将会引起NMOS的Vth增加和PMOS的Vth减少，缓解工艺偏差引起的阈值电压不平衡。经过配置，本设计的阈值电压平衡电路可支持从正常电源电压到亚阈值电源电压缩放的超宽电压调节。A、超阈值操作在超阈值模式时，逻辑开关SO关断，因此在三态缓冲配置在高阻抗状态。此时，电源开关晶体管P4和N4开启，且Si、S2关断，所以被调节的数字电路单元PMOS晶体管体端被连至Vdd，而NMOS管晶体管体端被连至gnd。因此本发明的结构简单、高性能的可配置阈值电压平衡电路不会对系统的超阈值性能产生负面影响。B、亚阈值操作在亚阈值模式时，逻辑开关SO开启，三态缓冲正常运作。在这种模式下，逻辑开关Si、S2开启，晶体管P4和N4关断。阈值电压平衡探测器探测当前的阈值电压失配情况，并将其转换为Vout信号的大小输出，三态缓冲器接受Vout信号的输入，并将信号整形放大，最后输出的Vbody信号经过逻辑开关Si、S2提供被调节数字电路单元的体偏置。例如，当NMOS的阈值电压较小时，Vout的电压值会下降，进而在经过三态缓冲器的放大后导致Vbody值较大的下降，体偏置电压下降导致NMOS管的阈值电压上升，PMOS管的阈值电压下降，这样不平衡的阈值电压得到补偿。需要注意的是，为避免较大的晶体管压降，必须仔细设计逻辑开关SO、Si、S2尺寸的大小，使得他们的等效导通电阻Ron足够小。必须承认的是，较小Ron也提高了系统的建立时间。在亚阈值区域，同样规模晶体管的等效导通电阻 Ron变得数百倍于其在超阈值区域的大小。如果依旧采用PMOS晶体管作为电源电压开关晶体管，它的尺寸必须设置的非常大，由此带来的面积和功耗损失将是设计者无法忍受的。 由于NMOS晶体管比PMOS晶体管具有更好的电流特性，其提高的栅端电压过度驱动晶体管， Ron和晶体管的面积就可以大大减少，同时避免了晶体管的电位下降。因此，在本发明的设计中，采用栅过驱动的小尺寸NM0S，这里提高的栅端电压是从另外的高电压处获得的。本发明用ξ = (V。ut_Vdd/2)/Vdd表征Vth不平衡，Vout为阈值电压不平衡探测器输出，参见图1所示的内容。亦即，ξ为Vout偏离Vdd/2的程度，显然，ξ较大，Vth不平衡更大。图3展示了现有设计和本发明采用阈值电压平衡机制的设计在3ο工艺偏差条件下的阈值电压的波动范围比较。从图中可以明显看出，采用阈值电压平衡机制后，PMOS和 NMOS晶体管的阈值电压不平衡后局限于一个更紧的区域。更重要的是本发明设计方案的开销为仅由三个可以忽略不计的反相器组成的电路，效果明显，代价小。系统设计时，可以根据需要在整个芯片块复制该方案，以减少晶圆内工艺偏差对系统设计性能的影响。为进一步验证本发明提出的阈值电压平衡机制的有效性，下面以一款反相器为例进行说明，该反相器的宽长比如下(W/L)p/(W/L)n = (280nm/120nm)/(200nm/120nm)。表 1显示了在相同条件下，带阈值电压平衡机制和不带阈值电压平衡机制条件下该反相器能够正常工作的最低电源电压。表1 130nm CMOS反相器的最小电源电压
权利要求
1. 一种可配置阈值电压平衡电路，其特征是为数字电路单元提供体偏置，调节输出端所连接的数字电路单元的体偏置，所述阈值电压平衡电路由阈值不平衡探测器、三态缓冲器和选择电路三个部分构成，阈值不平衡探测器设有一个PMOS管Pl和一个NMOS管m ；三态缓冲器设有两个PMOS管P2、P3，两个NMOS管N2、N3及一个逻辑开关SO ；选择电路设有一个NMOS管N4和一个PMOS管P4，两个逻辑开关Si、S2，具体的电路连接为阈值不平衡探测器的PMOS管Pl的体端与选择电路的PMOS管P4的漏极连接，NMOS管 Nl的体端与选择电路的NMOS管N4的漏极连接，PMOS管Pl的栅极和源级与电源电压Vdd 相连，NMOS管m的栅极与源级与地gnd相连，NMOS管附与PMOS管Pl的漏极连接在一起输出信号Vout ；阈值不平衡探测器的输出信号Vout与三态缓冲器的PMOS管P2及NMOS管N2的栅极相连，PMOS管P2与NMOS管N2的漏极连接在一起，并与PMOS管P3及NMOS管N3的栅极相连，PMOS管P3和NMOS管N3的漏极连接在一起后输出信号Vbody，PM0S管P2、P3的源级连接在一起后与逻辑开关SO的一端相连，逻辑开关SO的另一端与电源电压Vdd相连，NMOS管 N2、N3的源级与地gnd相连，PMOS管P2的体端与选择电路的PMOS管P4的漏极连接，NMOS 管N2的体端与选择电路的NMOS管N4的漏极连接，PMOS管P3、N3的体端分别与电源电压 Vdd、地gnd相连；三态缓冲器的输出信号Vbody分别与选择电路的逻辑开关Si、S2的一端相连，逻辑开关Sl的另一端与PMOS管P4的漏极相连，逻辑开关S2的另一端与NMOS管N4的漏极相连， PMOS管P4的源级和体端连接到电源电压Vdd，漏极与被调节数字电路单元中的PMOS管体偏置连接，栅极由外部提供的模式选择信号Ctrl控制，NMOS管N4的源级和体端连接到地 gnd，漏极与被调节数字电路单元的NMOS管体偏置连接，栅极由外部提供的模式选择信号 Z^/控制。
全文摘要
一种可配置阈值电压平衡电路，由阈值不平衡探测器、三态缓冲器和选择电路三个部分构成，阈值不平衡探测器的输出信号Vout和三态缓冲器的输出信号Vbody预先设计为Vdd/2，Vout随工艺和温度的变化而波动，三态缓冲器检测并放大Vout摆幅，其输出信号Vbody提供逻辑门的偏置体电压，该调整值会反馈至阈值不平衡探测器的PMOS管和NMOS管的体端，促使阈值不平衡探测器调整PMOS/NMOS管阈值电压Vth平衡。本发明能够缓解工艺偏差引起的阈值电压不平衡，可支持从正常电源电压到亚阈值电源电压缩放的超宽电压调节。
文档编号H02M3/157GK102170229SQ20101062268
公开日2011年8月31日 申请日期2010年12月31日 优先权日2010年12月31日
发明者余群龄, 吕百涛, 吴维奇, 柏娜, 龚展立 申请人:东南大学