低漏电流低阈值电压分离栅闪存单元操作的制作方法
【专利说明】
[0001] 相关申请案
[0002] 本申请要求2013年3月14日提交的美国临时申请No. 61/784,912的权益，并且 该美国临时申请以引用方式并入本文中。
技术领域
[0003] 本发明涉及分离栅非易失性存储器单元的操作。
【背景技术】
[0004] 分离栅非易失性存储器单元装置的结构、形成和操作是已知的。例如，美国专利 7, 927, 994公开了分离栅非易失性存储器单元装置及其操作，并且该专利出于所有目的以 引用方式并入本文中。该分离栅非易失性存储器单元装置包括排列成行和列的存储器单元 阵列。图1示出形成在半导体衬底12上的一对此类存储器单元。源极扩散区16和漏极扩 散区14形成于衬底12中，两者间限定了沟道区18。存储器单元中的每一个具有四个导电 栅极：设置在沟道区18的第一部分上面并与之绝缘的选择栅20、设置在沟道区18的第二 部分和源极区16的一部分上面并与之绝缘的浮栅22、设置在源极区16上面并与之绝缘的 擦除栅24、以及设置在浮栅22上面并与之绝缘的控制栅26。优选地，擦除栅24可具有上 部部分，该上部部分竖直设置在浮栅22上面（例如竖直悬挂部）。
[0005] 存储器单元以交错方式布置在阵列中，这类存储器单元的列被隔离区的列分开。 存储器单元的每一列包含端对端布置的成对的图1中的存储器单元，因此每一对存储器单 元共用同一源极区16,并且相邻的对共用同一漏极区14。整行存储器单元的选择栅20形 成为单一的导电线（通常被称为字线WL)，使得每条字线形成每列存储器单元中的一个存 储器单元的选择栅20 (即每条字线与一行选择栅20电连接在一起）。控制栅26类似地形 成为沿着该行存储器单元延伸（即与一排控制栅26电连接在一起）的连续的控制栅线，并 且擦除栅24也类似地形成为沿着该行存储器延伸（即与一行擦除栅24电连接在一起）的 连续的擦除栅线。源极区16也连续地形成为源极线SL，该源极线在行方向上延伸并且在 整行存储器单元对的源极区16工作（即与一行源极区16电连接在一起）。导电位线触点 72将漏极14电连接到位线70,从而使每列漏极区14由位线70电连接在一起。图2示出 存储器阵列的一部分的示意图。
[0006] 通过将各种电压施加于目标存储器单元的选择的线（即与目标存储器单元关联 的字线20、位线70、源极线16、控制栅线26和擦除栅线24)并且通过将各种电压施加于未 选择的线（即与目标存储器单元不关联的字线20、位线70、源极线16、控制栅线26和擦除 栅线24)，可擦除、编程和读取单个目标存储器单元。
[0007] 例如，对于擦除操作，可将以下电压施加到选择的线和未选择的线：
[0008]
[0009] 在擦除期间，将9到11伏的电压施加到擦除栅24,使得电子从浮栅22隧穿到擦除 栅24。可将约-6到-9伏的负电压施加到选择的控制栅26。在这种情况下，施加到选择的 擦除栅24的电压可降低到约7到9伏。还知道的是，在选择的擦除栅线24上使用11. 5伏 的电压，在所有其它线上使用零电压。
[0010] 对于编程，可将以下电压施加到选择的线和未选择的线：
[0011]
[0012] 在编程期间，通过在沟道在反转浮栅下面的部分有效注入热电子，来对目标存储 器单元编程。将3到6伏的中等电压施加到选择的源极线SL以产生热电子。将选择的控 制栅26和擦除栅24偏置到高电压（6到9伏）以利用高耦合率并使耦合到浮栅22的电压 最大化。耦合到浮栅的高电压引起FG沟道反转并使横向场集中在分裂区以更有效地生成 注入到浮栅22上的热电子。此外，电压提供高竖直场以将热电子吸引到浮栅中并减小注入 能量势皇。
[0013] 还知道的是，使用以下编程电压的组合：
[00141
[0015] 对于读取，可将以下电压施加到选择的线和未选择的线：
[0016]
[0017] 在读取操作期间，根据编程操作与读取操作之间的平衡，可使选择的控制栅26上 的电压和选择的擦除栅24上的电压平衡，因为控制栅和擦除栅中的每一者都耦接到浮栅。 因此，施加到选择的控制栅26和选择的擦除栅24中的每一者的电压可为在0到3. 7伏范 围内的电压的组合以实现最佳窗口。此外，因为归因于RC耦合，选择的控制栅26上的电 压是不利的，所以选择的擦除栅24上的电压可导致更快的读取操作。还知道的是，在读取 操作中，将1. 2伏的电压施加到选择的字线上并将2. 5伏的电压施加到未选择的控制栅26 上。在读取操作期间，选择栅上的电压使沟道区在选择栅20下面的部分导通（使其导电）。 如果使用电子来对浮栅进行编程，则沟道区在浮栅下面的部分将不导电或提供很小的导电 性。如果不使用电子对浮栅进行编程，则浮栅下面的沟道区将导电。感测沟道区的导电性 以确定是否使用了电子对浮栅进行编程。
[0018] 随着存储器单元尺寸的缩小，单元电流减小，这会导致读取错误。增加单元电流的 一个选择是减小存储器单元阈值电压WLVT。然而，减小WLVT将增加列漏电流，这可能造成 编程错误。因此，需要在不必改变存储器单元阈值电压WLVT的情况下改善读取性能和可靠 性。
【发明内容】
[0019] 一种读取存储器装置的改进方法，该存储器装置具有形成在具有第一导电类型的 半导体材料衬底上的数行和数列存储器单元：
[0020] 其中存储器单元中的每一者均包括：
[0021] 间隔开的第一区和第二区，所述第一区和第二区形成于衬底中并且具有不同于第 一导电类型的第二导电类型，其中衬底的沟道区设置在第一区与第二区之间，
[0022] 浮栅，其设置在沟道区的第一部分上面并与之绝缘，
[0023] 选择栅，其设置在沟道区的第二部分上面并与之绝缘，
[0024] 控制栅，其设置在浮栅上面并与之绝缘，以及
[0025] 擦除栅，其设置在第一区上面并与之绝缘；
[0026] 其中该存储器装置还包括：
[0027] 多条字线，每条字线与一行选择栅电连接在一起，
[0028] 多条位线，每条位线与一列第二区电连接在一起，
[0029] 多条源极线，每条源极线与一行第一区电连接在一起，
[0030] 多条控制栅线，每条控制栅线与一行控制栅电连接在一起，以及
[0031] 多条擦除栅线，每条擦除栅线与一行擦除栅电连接在一起；
[0032] 其中读取该存储器装置的方法包括：
[0033] 将正电压施加到与目标存储器单元关联的字线中的一者，并且将零电压施加到所 有其它字线；
[0034] 将正电压施加到与目标存储器单元关联的位线中的一者，并且将零电压施加到所 有其它位线；并且
[0035] 将零电压施加到与目标存储器单元关联的源极线中的一者，并且将正电压施加到 所有其它源极线。
[0036] 在本发明的另一方面，公开了一种读取存储器装置的方法，该存储器装置具有形 成在具有第一导电类型的半导体材料衬底上的数行和数列存储器单元：
[0037] 其中存储器单元中的每一者均包括：
[0038] 间隔开的第一区和第二区，所述第一区和第二区形成于衬底中并且具有不同于第 一导电类型的第二导电类型，其中衬底的沟道区设置在第一区与第二区之间，
[0039] 浮栅，其设置在沟道区的第一部分上面并与之绝缘，
[0040] 选择栅，其设置在沟道区的第二部分上