专利名称：防止电荷耦合的esd保护的制作方法
技术领域：
本发明涉及电子电路，更具体地说，涉及用于电子电路的静电放电保护。
背景技术：
静电放电(ESD)可表现为处于不同电势的导体间的突发瞬时电流，在某些示例中，该突发瞬时电流可能会损坏电子元件或材料。在ESD测试期间，输入/输出(I/O)缓冲器(例如，高电流I/O缓冲器，例如那些在蜂窝电话或其他具有I/O的电子器件中发现的) 被损坏。失效分析发现I/o缓冲器内部的预驱动器(pre-driver)电路被损坏。进一步的测试表明预驱动器电路的输出PMOS的大漏/栅电容会导致ESD电荷耦合到预驱动器上。
发明内容
本发明探讨用于减小对缓冲电路的ESD损坏的设备和方法。在一个示例中，输出缓冲器可包括输出；第一晶体管，被配置成将输出连接到高逻辑供电轨；第二晶体管，被配置成将输出节点连接到低逻辑供电轨；预驱动器逻辑，被配置成驱动第一晶体管的栅极和第二晶体管的栅极；以及第一电阻器，被配置成减小第一晶体管和预驱动器逻辑之间的静电放电(ESD)诱导电流。在一个示例中，一种设备可包括N沟道金属氧化物半导体(NMOS)场效应晶体管预驱动器；NM0S管；P沟道金属氧化物半导体(PMOS)场效应晶体管预驱动器；PM0S管；输出，位于所述NMOS管源极和所述PMOS管漏极之间；第一限流器，位于所述NMOS预驱动器和所述NMOS管栅极之间；以及第二限流器，位于所述PMOS预驱动器和所述PMOS管栅极之间。在一个示例中，一种方法可包括在输出缓冲器的预驱动器处接收输入信号；响应于所述输入信号的第一状态，利用第一晶体管将输出连接到高逻辑供电轨；响应于所述输入信号的第二状态，利用第二晶体管将所述输出连接到低逻辑供电轨；以及利用第一限流器限制第一晶体管的栅极与所述预驱动器之间的第一静电放电(ESD)诱导电流。此概述的目的在于提供本专利申请的主题的概览，而非提供对本发明的排他性或穷尽性阐释。后续的具体实施方式
用于提供更多与本专利申请有关的信息。
在不需要按比例绘制的附图中，相似的数字可描述不同视图中的相似元件。具有不同字母后缀的相似数字可表示相似元件的不同情况。附图通常通过实例的方式而非通过限制的方式阐述本申请中所讨论的各种实施例。图I示出了配置成提供ESD保护的I/O缓冲电路的一般示例，该电路包括P沟道金属氧化物半导体(PMOS)场效应晶体管预驱动器、PMOS管、N沟道金属氧化物半导体 (NMOS)场效应晶体管预驱动器、以及NMOS管；图2示出了配置成提供ESD保护的I/O缓冲电路的一般示例。
具体实施例方式静电放电(ESD)是处于不同电势的导体间的突发瞬时电流，在某些示例中，该突发瞬时电流可能会损坏电子元件或材料。在一个示例中，在ESD测试期间，输入/输出(I/ O)缓冲器(例如，高电流I/O缓冲器，例如那些在蜂窝电话或其他具有I/O的电子器件中发现的)被损坏。失效分析发现I/o缓冲器内部的预驱动器电路被损坏。进一步的测试表明预驱动器电路的输出PMOS的大漏/栅电容会导致ESD电荷耦合到预驱动器上。当I/O缓冲器是过压容限(over-voltage tolerant) I/O缓冲器时,该问题会变得更严重，因为在过压容限I/O缓冲器中，输出PMOS的漏/栅电容和源/栅电容会促成ESD耦合。本发明人已经认识到一种改善静电放电(ESD)性能的方法和系统，该方法和系统与现有用于ESD保护的系统和方法相比，无需利用有效娃面积(significant silicon area)，从而不牺牲输入/输出(I/O)缓冲器性能。在一个示例中，电源和预驱动器电路的输出可被限流的从而确保从接触垫到预驱动器中易损(vulnerabIe) NMOS的所有路径免受 ESD0在一个示例中，限流不足以引起在I/O最大启动速度(I/O max toggling speed)或边缘速率方面的性能降低。图I示出了配置成提供ESD保护的1/0缓冲电路100的一般示例，该1/0缓冲电路 100 包括 PMOS 预驱动器 101、PMOS 管(M2) 102、NMOS 预驱动器 103、以及 NMOS 管(Ml) 104。 在一个示例中，在ESD事件中，1/0缓冲电路的输出(OUT)处的电压相对于供电轨(supply rail) 105的电压(Vk)为正。因此，1/0缓冲电路100的输出(OUT)处的电压可为PMOS管 (M2) 102的源极和漏极。ESD事件的电压的变化率可增加PMOS管(M2) 102的源极和漏极到 PMOS管(M2) 102的栅极的耦合。在某些示例中，对于PMOS预驱动器101的内部电路来说， 以及类似地，对于NMOS预驱动器103的内部电路来说，栅极电压均太高，因此预驱动器101、 103的内部电路会被损坏。在图I的示例中，1/0缓冲电路100可包括一个或两个以上限流器以减小ESD诱导电流的损坏效应。在一个示例中，第一限流器106可位于PMOS预驱动器的输出和PMOS 管(M2)102的栅极之间。在某些示例中，第二限流器107可位于NMOS预驱动器103的输出和NMOS管(Ml) 104的栅极之间。在一些不例中，一个或两个以上限流器108、109可位于电源到PMOS预驱动器101或匪OS预驱动器103的路径中。在一个示例中，限流器106、107、 108、109可减少由ESD诱导的击穿电流，从而保护PMOS预驱动器101或NMOS预驱动器104。 在其他示例中，一个或两个以上限流器的各种变形可用在1/0缓冲电路100的不同位置以限制击穿电流。在一个示例中，一个或两个以上限流器107、109可包括电阻器，该电阻器被配置成当NMOS预驱动器103进入骤回(snap-back)时进行限流，且可保护硅免于熔化。在某些示例中，该电阻器的值不足以引起在1/0最大启动速度或边缘速率方面的性能降低。在某些示例中，1/0缓冲电路100可包括电压转换器110，该电压转换器110将电源电压(VDD)或输出(OUT)处的电压中的较高一个供应到供电轨105。图2示出了配置成提供ESD保护的1/0缓冲电路200的一般示例。1/0缓冲电路 200可包括PMOS管202和匪OS管204以驱动1/0缓冲电路200的输出(OUT)。在某些示例中，I/o缓冲电路200可包括预驱动器和使能逻辑220。在某些示例中，预驱动器逻辑可在输入(IN)处接收信号并可驱动PMOS管202和NMOS管204在输出(OUT)处提供相应信号。在某些示例中，使能逻辑可在使能输入(EN)处接收信号并可优先于(override)预驱动器逻辑将输出(OUT)维持在默认逻辑状态，例如通过将输出(OUT)连接到高逻辑供电轨 221处的电压(Vk)或将输出(OUT)连接到低逻辑供电轨222处的电压(Vss)。在某些示例中，使能逻辑可包括在第一状态将电源电压(Vdd)连接到高逻辑供电轨221、并在第二状态将电源电压(Vdd)从高逻辑供电轨221断开的使能晶体管223。在一个示例中，使能逻辑可驱动PMOS管202和NMOS管204使得输出(OUT)从高逻辑供电轨221断开而与低逻辑供电轨222连接。在某些示例中，预驱动器和使能逻辑220可缠结在一起(intertwine)并可包括NAND门224和NOR门225。在一个示例中，ESD可提供对于NAND门224和NOR门225 的元件来说太高的电压从而使得ESD诱导电压可超过漏极至衬底二极管结的击穿电压，因此熔化NAND门224和NOR门225的部分。在一个示例中，限流器205，例如电阻器，可放置于NAND门224的输出与PMOS管202的栅极之间，以减小ESD诱导电流，并阻止对NAND门 224的损坏。在某个示例中，限流器207，例如电阻器，可放置于NOR门225的输出与NMOS管 204的栅极之间，以减小ESD诱导电流，并阻止对NOR门225的损坏。在某些示例中，限流器 226，例如电阻器，可与使能晶体管223的栅极连接，以减小ESD诱导电流，并阻止对与使能逻辑相关的元件(例如一个或两个以上逆变器227或缓冲器)的损坏。在某些示例中，限流器228，例如电阻器，可连接在输出(OUT)和电压转换器210之间以降低输出(OUT)处接收的ESD事件的概率从而阻止损坏电压转换器210的一个或两个以上晶体管。在某些示例中，限流器229，例如电阻器，可连接在电压供应(未示出)和电压转换器210之间以降低电压供应处接收的或从电压供应接收的ESD事件的概率从而阻止损坏电压转换器210的一个或两个以上晶体管。可以理解的是，在不脱离本主题的范围的情况下，1/0缓冲电路可包括附加逻辑元件，例如但不限于缓冲器，逆变器逻辑门等。在某些示例中，1/0缓冲电路可额定(nominally)工作在大约10毫安或以上。在一些示例中，限流器可为大约10欧姆或更高。在一些示例中，限流器可为大约100欧姆或更高。在一些示例中，限流器可为大约1000欧姆或更高。在某些示例中，限流器可包括半导体电阻器。在一个示例中，集成电路可包括用于NMOS管的预驱动器、连接到NMOS管的栅极的限流器、NMOS管、用于PMOS管的预驱动器、连接到PMOS管的栅极的限流器、以及PMOS管。 在一些示例中，集成电路可进一步包括使能逻辑和相关的限流器。在一些示例中，集成电路可进一步包括电压转换器和相关的限流器。附加说明在示例I中，一种电路可包括输出；第一晶体管，被配置成将输出连接到高逻辑供电轨；第二晶体管，被配置成将输出连接到低逻辑供电轨；预驱动器逻辑，被配置成驱动第一晶体管的栅极和第二晶体管的栅极；以及第一电阻器，被配置成减小第一晶体管和预驱动器逻辑之间的静电放电(ESD)诱导电流。在示例2中，示例I的电路可选地包括第二电阻器，所述第二电阻器被配置成减小所述第二晶体管和所述预驱动器逻辑之间的第二 ESD诱导电流。在示例3中，示例1-2中任一个或两个以上示例的所述预驱动器逻辑可选地包括 NAND门，所述NAND门被配置成接收使能信号和输入信号并向所述第一晶体管提供第一控制信号。
在示例4中，示例1-3中任一个或两个以上示例的所述预驱动器逻辑可选地包括 NOR门，所述NOR门被配置成接收使能信号和输入信号并向所述第二晶体管提供第二控制信号。在示例5中，示例1-4中任一个或两个以上示例的电路可选地包括第三晶体管，所述第三晶体管被配置成接收使能信号；响应于所述使能信号的第一状态，将所述高逻辑供电轨连接到电源电压；以及响应于所述使能信号的第二状态，将所述高逻辑供电轨与所述电源电压断开。在示例6中，示例1-5中任一个或两个以上示例的电路可选地包括连接到所述第三晶体管的栅极的缓冲器或逆变器中的至少一个。在示例7中，示例1-6中任一个或两个以上示例的电路可选地包括第三电阻器，所述第三电阻器被配置成减小所述第一晶体管与所述缓冲器或所述逆变器中的至少一个之间的第三ESD诱导电流。在示例8中，示例1-7中任一个或两个以上示例的电路可选地包括转换器，所述转换器被配置成将所述高逻辑供电轨维持在电压供应的电压或所述输出的电压中的较高值。在示例9中，示例1-8中任一个或两个以上示例的转换器可选地包括第一转换器晶体管，被配置成连接到所述输出和所述高逻辑供电轨；以及第二转换器晶体管，被配置成连接到所述电压供应和所述高逻辑供电轨。在示例10中，示例1-9中任一个或两个以上示例的电路可选地包括第四电阻器， 所述第四电阻器被配置成减小所述输出和所述第一转换器晶体管之间的第四ESD诱导电流。在示例11中，示例1-10中任一个或两个以上示例的电路可选地包括第五电阻器， 所述第五电阻器被配置成减小所述电压供应和所述第二转换器晶体管之间的第五ESD诱导电流。在示例12中，示例1-11中任一个或两个以上示例的第一晶体管可选地包括P沟道金属氧化物半导体(PMOS)场效应晶体管。在示例13中，示例1-12中任一个或两个以上示例的第二晶体管可选地包括N沟道金属氧化物半导体(NMOS)场效应晶体管。在示例14中，一种设备可包括N沟道金属氧化物半导体(NMOS)场效应晶体管预驱动器；NM0S管；P沟道金属氧化物半导体(PMOS)场效应晶体管预驱动器；PM0S管；输出， 位于所述NMOS管源极和所述PMOS管漏极之间；第一限流器，位于所述NMOS预驱动器和所述NMOS管栅极之间；以及第二限流器，位于所述PMOS预驱动器和所述PMOS管栅极之间。在示例15中，示例1-14中任一个或两个以上示例的第一限流器或第二限流器中的至少一个可选地包括半导体电阻器。在示例16中，一种集成电路可选地包括所述NMOS预驱动器；所述NMOS管；所述 PMOS预驱动器；所述PMOS管；以及所述第一限流器和所述第二限流器。在示例17中，一种方法可包括在输出缓冲器的预驱动器处接收输入信号；响应于所述输入信号的第一状态，利用第一晶体管将输出连接到高逻辑供电轨；响应于所述输入信号的第二状态，利用第二晶体管将所述输出连接到低逻辑供电轨；以及利用第一限流器限制第一晶体管的栅极与所述预驱动器之间的第一静电放电(ESD)诱导电流。
在示例18中，示例1-17中任一个或两个以上示例的方法可选地包括利用第二限流器限制第二晶体管的栅极与所述预驱动器之间的第二静电放电(ESD)诱导电流。在示例19中，示例1-18中任一个或两个以上示例的方法可选地包括在第三晶体管处接收使能信号；响应于所述使能信号的第一状态，将电压供应连接到所述高逻辑供电轨；以及响应于所述使能信号的第二状态，将所述电压供应与所述高逻辑供电轨断开。在示例20中，示例1-19中任一个或两个以上示例的方法可选地包括利用第三限流器限制所述第三晶体管的栅极的第三ESD诱导电流。在示例21中，示例1-16中任一个或两个以上示例的所述设备可选地包括位于供电轨和所述NMOS预驱动器之间的第三限流器，以及位于所述供电轨和所述PMOS预驱动器之间的第四限流器。示例22可包括示例1-21中任一个或两个以上实例的任何部分或任何部分之结合，或可选地与示例1-21中任一个或两个以上实例的任何部分或任何部分的组合相结合， 以涵盖以下主题用于实施示例1-21中的任一个或两个以上功能的装置，或者机器可读介质，其中，机器可读介质包含用机器实施时促使该机器实施示例1-21中的任一个或两个以上功能的指令。上述详细说明参照了附图，附图也是所述详细说明的一部分。附图以图解的方式显示了可应用本发明的具体示例。这些实施例在本发明中被称作“示例”。本发明所涉及的所有出版物、专利及专利文件全部作为本发明的参考内容，尽管它们是分别加以参考的。如果本发明与参考文件之间存在用途差异，则将参考文件的用途视作本发明的用途的补充， 若两者之间存在不可调和的差异，则以本发明的用途为准。在本发明中，与专利文件通常使用的一样，术语“一”或“某一”表示包括一个或两个以上，但其他情况或在使用“至少一个”或“一个或多个”时应除外。在本发明中，除非另外指明，否则使用术语“或”指无排他性的或者，使得“A或B”包括“A但不是B”、“B但不是A”以及“A和B”。在所附的权利要求中，术语“包含”和“在其中”等同于各个术语“包括”和“其中”的通俗英语。同样，在所附的权利要求中，术语“包含”和“包括”是开放性的， 即，系统、装置、物品或步骤包括除了权利要求中这种术语之后所列出的那些元件以外的部件的，依然视为落在该项权利要求的范围之内。而且，在所附的权利要求中，术语“第一”、 “第二”和“第三”等仅仅用作标签，并非对对象有数量要求。上述说明的作用在于解说而非限制。例如，尽管上述示例以PNP器件为例进行了描述，但是一个或两个以上示例可适用于NPN器件。在其他示例中，上述示例(或示例的一个或多个方面)可结合使用。本领域技术人员可以在理解上述说明书的基础上，执行其他实施例。遵照37C.F.R. § 1.72(b)的规定提供摘要，允许读者快速确定本技术公开的性质。 提交本摘要时要理解的是该摘要不用于解释或限制权利要求的范围或意义。同样，在上面的具体实施方式
中，各种特征可归类成将本公开简化。这不应理解成未要求的公开特征对任何权利要求来说是必不可少的。相反，本发明的主题在于的特征少于特定公开的示例的所有特征。因此，所附的权利要求据此并入具体实施方式
中，每个权利要求均作为一个单独的实施例。应参看所附的权利要求，以及这些权利要求所享有的等同物的所有范围，来确定本发明的范围。
权利要求
1.一种电路，其特征在于，包括输出；第一晶体管，被配置成将输出连接到高逻辑供电轨；第二晶体管，被配置成将输出连接到低逻辑供电轨；预驱动器逻辑，被配置成驱动第一晶体管的栅极和第二晶体管的栅极；以及第一电阻器，被配置成减小第一晶体管和预驱动器逻辑之间的静电放电ESD诱导电流。
2.根据权利要求I所述的电路，包括第二电阻器，所述第二电阻器被配置成减小所述第二晶体管和所述预驱动器逻辑之间的第二 ESD诱导电流。
3.根据权利要求I所述的电路，其中所述预驱动器逻辑包括NAND门，所述NAND门被配置成接收使能信号和输入信号并向所述第一晶体管提供第一控制信号。
4.根据权利要求I所述的电路，其中所述预驱动器逻辑包括NOR门，所述NOR门被配置成接收使能信号和输入信号并向所述第二晶体管提供第二控制信号。
5.根据权利要求I所述的电路，包括第三晶体管，所述第三晶体管被配置成接收使能信号；响应于所述使能信号的第一状态，将所述高逻辑供电轨连接到电源电压；以及响应于所述使能信号的第二状态，将所述高逻辑供电轨与所述电源电压断开。
6.根据权利要求5所述的电路，包括连接到所述第三晶体管的栅极的缓冲器或逆变器中的至少一个。
7.根据权利要求6所述的电路，包括第三电阻器，所述第三电阻器被配置成减小所述第一晶体管与所述缓冲器或所述逆变器中的至少一个之间的第三ESD诱导电流。
8.根据权利要求I所述的电路，包括转换器，所述转换器被配置成将所述高逻辑供电轨维持在电压供应的电压或所述输出的电压中的较高值。
9.根据权利要求8所述的电路，其中所述转换器包括第一转换器晶体管，被配置成连接到所述输出和所述高逻辑供电轨；以及第二转换器晶体管，被配置成连接到所述电压供应和所述高逻辑供电轨。
10.根据权利要求9所述的电路，包括第四电阻器，所述第四电阻器被配置成减小所述输出和所述第一转换器晶体管之间的第四ESD诱导电流。
11.根据权利要求10所述的电路，包括第五电阻器，所述第五电阻器被配置成减小所述电压供应和所述第二转换器晶体管之间的第五ESD诱导电流。
12.根据权利要求I至11中任一项所述的电路，其中所述第一晶体管包括P沟道金属氧化物半导体PMOS场效应晶体管。
13.根据权利要求I至11中任一项所述的电路，其中所述第二晶体管包括N沟道金属氧化物半导体NMOS场效应晶体管。
14.一种设备,其特征在于,包括N沟道金属氧化物半导体NMOS场效应晶体管预驱动器；NMOS 管；P沟道金属氧化物半导体PMOS场效应晶体管预驱动器；PMOS 管；输出，位于所述NMOS管源极和所述PMOS管漏极之间；第一限流器，位于所述NMOS预驱动器和所述NMOS管栅极之间；以及第二限流器，位于所述PMOS预驱动器和所述PMOS管栅极之间。
15.根据权利要求14所述的设备，其中所述第一限流器或所述第二限流器中的至少一个包括电阻器。
16.根据权利要求14或15所述的设备，其中集成电路包括所述NMOS预驱动器；所述NMOS管；所述PMOS预驱动器；所述PMOS管；以及所述第一限流器和所述第二限流器。
17.—种方法,其特征在于,包括在输出缓冲器的预驱动器处接收输入信号；响应于所述输入信号的第一状态，利用第一晶体管将输出连接到高逻辑供电轨；响应于所述输入信号的第二状态，利用第二晶体管将所述输出连接到低逻辑供电轨；以及利用第一限流器限制第一晶体管的栅极与所述预驱动器之间的第一静电放电ESD诱导电流。
18.根据权利要求17所述的方法，包括利用第二限流器限制第二晶体管的栅极与所述预驱动器之间的第二 ESD诱导电流。
19.根据权利要求17所述的方法，包括在第三晶体管处接收使能信号；响应于所述使能信号的第一状态，将电压供应连接到所述高逻辑供电轨；以及响应于所述使能信号的第二状态，将所述电压供应与所述高逻辑供电轨断开。
20.根据权利要求19所述的方法，包括利用第三限流器限制所述第三晶体管的栅极的第三ESD诱导电流。
全文摘要
本发明探讨用于减小对缓冲电路的静电放电(ESD)损坏的设备和方法。在一个示例中，输出缓冲器可包括输出；第一晶体管，被配置成将输出连接到高逻辑供电轨；第二晶体管，被配置成将输出节点连接到低逻辑供电轨；预驱动器逻辑，被配置成驱动第一晶体管的栅极和第二晶体管的栅极；以及第一电阻器，被配置成减小第一晶体管和预驱动器逻辑之间的ESD诱导电流。
文档编号H02H9/02GK102593805SQ20121001316
公开日2012年7月18日 申请日期2012年1月16日 优先权日2011年1月14日
发明者克里斯托弗·A·贝内特, 康泰现 申请人:快捷半导体(苏州)有限公司, 快捷半导体公司