驱动器电路的制作方法

驱动器电路的制作方法
【专利摘要】驱动器电路包括：常导通型的第1以及第2晶体管(Q1，Q2)；第1控制电路(1)，响应于第1控制信号()而控制第1晶体管(Q1)；第2控制电路(2)，响应于第2控制信号()而控制第2晶体管(Q2)；电容器(4)，连接在第1控制电路(1)的第1以及第2电源节点(1c，1d)之间；电源(7)，连接在第2控制电路(2)的第3以及第4电源节点(2c，2d)之间；开关元件(5)，连接在第1以及第4电源节点(1d，2d)之间；以及第3控制电路(3)，在输出电压(VO)成为大约0V时使开关元件(5)导通。
【专利说明】驱动器电路

【技术领域】
[0001] 本发明涉及驱动器电路，尤其涉及使用阈值电压为负电压的常导通 (normally-on)型晶体管或者阈值电压低到2V左右的常截止（normally-off)型晶体管作 为开关元件，并且例如用于逆变器（inverter)电路的驱动器电路。

【背景技术】
[0002] 由GaN或SiC等所代表的宽带隙半导体形成的元件与硅半导体形成的元件相比， 具有高速开关、低导通电阻值等的优异特性。另一方面，由宽带隙半导体形成的元件表现出 即使栅极电压为0V也会流过漏极电流的常导通特性、或者具有2V左右的低阈值电压的常 截止特性，因此为了可靠地关闭该元件，需要将栅极电压驱动至负电压。
[0003] 在特开2007-288992号公报（专利文献1)中记载了用于具有常导通特性的开关 元件或者具有阈值电压低的常截止特性的开关元件的半导体电路。
[0004] 在专利文献1中，设置生成用于提供给高侧（高电压侧）的开关元件的负电压的 电源电路和生成用于提供给低侧（低电压侧）的开关元件的负电压的电源电路，高侧的电 源电路的高电压侧与高压电源的+端子连接。进而，设置其一个电极连接到高侧的电源电 路的低电压（负电压）侧的控制用电容器，在控制开关元件的导通/截止的控制电路中，从 在该开关元件导通时被充电的该控制用电容器供应动作电源。此外，作为电源电路的例子， 示出了在电容器中经由另一开关元件而流过电流，并将齐纳二极管与该电容器并联连接而 构成负电压电源的例子。
[0005] 此外，在特开2006-314154号公报（专利文献2)中公开了使用稳压二极管（齐纳 二极管）对高侧的常导通型的开关元件提供负电压的电力变换器。
[0006] 此外，在国际整流器日本应用备忘录>夕一于；3于>·卜夕亍4 4弋 一 · \7 ：/ U ?τ - ； 3 > 7 一卜）AN_112〇(非专利文献D中记载了以负的栅极偏 置电压驱动的缓冲器电路。
[0007] 现有技术文献
[0008] 专利文献
[0009] 专利文献1 :特开2007-288992号公报
[0010] 专利文献2 :特开2006-314154号公报
[0011] 非专利文献
[0012] 非专利文献1 :国际整流器日本应用备忘录AN-1120


【发明内容】

[0013] 发明要解决的课题
[0014] 在从低侧的电路向高侧的电路提供负电压的情况下，由于二极管的极性问题，无 法使用在逆变器用栅极驱动器电路中使用的由二极管和电容器组成的自举电路，因此，在 非专利文献1中记载了在高侧需要绝缘的电源。
[0015] 此外，在专利文献1中，如上所述，高侧的内部电源电路是通过将高电压侧与高压 电源的+端子连接而构成，因此存在从高压电源流入电流而短路的危险，为了防止该短路， 需要是被绝缘的电源。此外，在高侧和低侧分别需要电源。
[0016] 进而，在专利文献1中，使用开关元件、电容器、以及齐纳二极管来实现高侧电源， 但难以制造高耐压的齐纳二极管，成为电源电压范围的限制。
[0017] 同样地，在专利文献2中使用稳压二极管（齐纳二极管）也因耐压的限制而成为 可利用的电源电压范围的限制。
[0018] 此外，通常在逆变器电路中，为了抑制反向功耗或噪声，需要对开关元件并联连接 反向恢复电流少的FWD(free wheel diode)。在常导通型晶体管中也同样，在进行单极动作 的卧式设备中虽然自身具有反向导通功能，但由于其截止时的低的栅极电压（通常-10V以 下）会导致反向导通上升电压的绝对值变大，因此同样需要并联连接FWD。
[0019] 这些课题会导致成本因驱动器电路的大型化、复杂化而上升，妨碍使用了宽带隙 半导体的驱动器电路得到普及。
[0020] 因此，本发明的主要目的在于提供一种小型且结构简单的驱动器电路。
[0021] 用于解决课题的方案
[0022] 本发明的驱动器电路，包括：第1晶体管，连接在第1电压的线和输出端子之间； 第2晶体管，连接在输出端子和比第1电压低的第2电压的线之间；第1控制电路，具有第 1电源节点以及第2电源节点，响应于输入信号被设为第1逻辑电平的情况而将第1电源节 点的电压提供给第1晶体管的控制电极，从而使第1晶体管导通，且响应于输入信号被设为 第2逻辑电平的情况而将第2电源节点的电压提供给第1晶体管的控制电极，从而使第1 晶体管截止；以及第2控制电路，具有第3电源节点以及第4电源节点，响应于输入信号被 设为第1逻辑电平的情况而将第4电源节点的电压提供给第2晶体管的控制电极，从而使 第2晶体管截止，且响应于输入信号被设为第2逻辑电平的情况而将第3电源节点的电压 提供给第2晶体管的控制电极，从而使第2晶体管导通。第1电源节点与输出端子连接，第 3电源节点接受第2电压，第4电源节点接受比第2电压低的第3电压。此外，该驱动器电 路还包括：电容器，连接在第1电源节点以及第2电源节点之间；开关元件，连接在第2电源 节点以及第4电源节点之间；第3控制电路，响应于输出端子的电压和第2电压之差的电压 变得低于预定的电压的情况，使所述开关元件导通而将电容器充电。
[0023] 优选的是，第1晶体管以及第2晶体管分别是常导通型晶体管。
[0024] 此外优选的是，常导通型晶体管是由宽带隙半导体形成的η沟道FET。
[0025] 此外优选的是，开关元件是η沟道M0SFET。
[0026] 此外优选的是，在输出端子的电压和第2电压之差的电压低于预定的电压且输入 信号为第2逻辑电平的情况下，第3控制电路使开关元件导通。
[0027] 此外优选的是，第3电压被设定为在第1晶体管或者第2晶体管截止的情况下能 够进行第1晶体管或者第2晶体管的反向导通动作的电压。
[0028] 此外优选的是，设定第3电压，使得第1晶体管或者第2晶体管的反向导通上升电 压成为-1. 5V?-3. 0V的范围。
[0029] 此外，本发明的另一驱动器电路，包括：第1晶体管，连接在第1电压的线和输出 端子之间；第2晶体管，连接在输出端子和比第1电压低的第2电压的线之间；第1控制电 路，具有第1电源节点以及第2电源节点，响应于输入信号被设为第1逻辑电平的情况而将 第1电源节点的电压提供给第1晶体管的控制电极，从而使第1晶体管导通，且响应于输入 信号被设为第2逻辑电平的情况而将第2电源节点的电压提供给第1晶体管的控制电极， 从而使第1晶体管截止；以及第2控制电路，具有第3电源节点以及第4电源节点，响应于 输入信号被设为第1逻辑电平的情况而将第4电源节点的电压提供给第2晶体管的控制电 极，从而使第2晶体管截止，且响应于输入信号被设为第2逻辑电平的情况而将第3电源节 点的电压提供给第2晶体管的控制电极，从而使第2晶体管导通。第3电源节点接受比第 2电压高的第3电压，第4电源节点接受比第2电压低的第4电压。此外，该驱动器电路还 包括：二极管，阳极接受第3电压，阴极与第1电源节点连接；第1电容器，连接在第1电源 节点以及输出端子之间；第2电容器，连接在第2电源节点以及输出端子之间；开关元件， 连接在第2电源节点以及第4电源节点之间；第3控制电路，响应于输出端子的电压和第2 电压之差的电压变得低于预定的电压的情况，使开关元件导通而将第2电容器充电。
[0030] 优选的是，第1晶体管以及第2晶体管分别是常截止型晶体管。
[0031] 此外优选的是，常截止型晶体管是由宽带隙半导体形成的η沟道FET。
[0032] 此外优选的是，开关元件是η沟道M0SFET。
[0033] 此外优选的是，在输出端子的电压和第2电压之差的电压低于预定的电压且输入 信号为第2逻辑电平的情况下，第3控制电路使开关元件导通。
[0034] 发明效果
[0035] 在本发明的驱动器电路中，响应于输出端子的电压和第2电压之差的电压变得低 于预定的电压的情况，使开关元件导通而将电容器的低压侧电极充电为负的电压，并将该 负的电压提供给第1控制电路的第2电源节点。因此，不用另外设置绝缘电源就能够对第 1控制电路提供负电压，能够实现小型且结构简单的驱动器电路。

【专利附图】

【附图说明】
[0036] 图1是表示本发明的实施方式一的驱动器电路的结构的电路方框图。
[0037] 图2是表示图1所示的控制电路3的结构的电路方框图。
[0038] 图3是表示图1所示的驱动器电路的动作的时间图。
[0039] 图4是表不实施方式一的变形例一的电路方框图。
[0040] 图5是表不实施方式一的变形例二的电路方框图。
[0041] 图6是用于说明本发明的实施方式二的驱动器电路的图。
[0042] 图7是表示本发明的实施方式三的驱动器电路的结构的电路方框图。

【具体实施方式】
[0043] [实施方式一]
[0044] 如图1所示，本发明的实施方式一的驱动器电路包括输入端子Τ1、Τ2、输出端子 Τ3、常导通型晶体管Q1、Q2、控制电路1?3、电容器4、开关元件5、以及电源6、7。
[0045] 输入端子T1接受控制信号Φ1，输入端子T2接受控制信号Φ2。控制信号Φ2是 控制信号Φ 1的互补信号（反相信号）。驱动器电路响应于控制信号Φ 1、Φ 2分别被设置 为"H"电平以及"L"电平的情况，对输出端子T3输出"H"电平（高电压VI)。此外，驱动器 电路响应于控制信号Φ 1、Φ2分别被设置为"L"电平以及"Η"电平的情况，对输出端子T3 输出"L"电平（基准电压V2)。
[0046] S卩，常导通型晶体管Ql、Q2分别是由宽带隙半导体形成的η沟道FET(Field effect transistor :场效应晶体管）。常导通型晶体管Q1、Q2分别具有-3V左右的阈值电 压Vth，即使栅极-源极间电压为0V也会导通。
[0047] 这里，宽带隙半导体是指，带隙大于硅的半导体，尤其是具有硅的带隙（1. 12eV) 的两倍左右即2. 2eV以上的带隙的半导体，例如是SiC、GaN、金刚石等。
[0048] 晶体管Q1的漏极接受电源6的正极的电压VI (例如，400V)，其栅极接受控制信号 Φ 3，其源极与输出端子T3连接。电源6的负极接受基准电压V2 (例如，接地电压的0V)。 晶体管Q2的漏极与输出端子T3连接，其栅极接受控制信号Φ 4,其源极接受基准电压V2。 晶体管Ql、Q2构成半桥式电路。
[0049] 高侧（高压侧）的控制电路1包含与输入端子T1连接的输入节点la、与晶体管Q1 的栅极连接的输出节点lb、与输出端子T3连接的高压侧电源节点lc、低压侧电源节点Id。 控制信号Φ 1经由输入端子T1被提供给输入节点la。输出节点lb中出现的信号成为控制 信号Φ3。
[0050] 控制电路1在控制信号Φ 1被设为"H"电平的情况下，在经过规定的延迟时间tdl 之后将高压侧电源节点lc的电压输出到输出节点lb，在控制信号Φ 1被设为"L"电平的情 况下，将低压侧电源节点Id的电压输出到输出节点lb。延迟时间tdl是为了防止晶体管 Q1、Q2同时导通而设定。
[0051] 低侧（低压侧）的控制电路2包含与输入端子T2连接的输入节点2a、与晶体管 Q2的栅极连接的输出节点2b、接受基准电压V2的高压侧电源节点2c、低压侧电源节点2d。 控制信号Φ2经由输入端子T2被提供给输入节点2a。输出节点2b中出现的信号成为控制 信号Φ4。
[0052] 控制电路2在控制信号Φ 2被设为"H"电平的情况下，将高压侧电源节点2c的电 压输出到输出节点2b，在控制信号Φ2被设为"L"电平的情况下，在经过规定的延迟时间 td2之后将低压侧电源节点2d的电压输出到输出节点2b。延迟时间td2是为了防止晶体 管Q1、Q2同时导通而设定。
[0053] 电容器4连接在控制电路1的高压侧电源节点lc与低压侧电源节点Id之间。开 关元件5连接在控制电路1的低压侧电源节点Id与控制电路2的低压侧电源节点2b之间。 开关元件5在控制信号Φ5为"H"电平时导通，在控制信号Φ5为"L"电平时截止。电源 7的正极连接到基准电压V2的线上，其负极连接到控制电路2的低压侧电源节点2d。电 源7的负极成为负的电压V3。负的电压V3比晶体管Ql、Q2的阈值电压Vth还要低，例如 是 _10V左右。
[0054] 控制电路3包含与输出端子T3连接的检测节点3a、接受基准电压V2的基准电压 节点3b、与开关元件5的控制电极连接的输出节点3c。输出节点3c中出现的信号成为控 制信号Φ5。
[0055] 控制电路3在检测节点3a的电压V0与基准电压节点3b的电压V2之差的电压 V0-V2高于规定的参照电压VR的情况下将控制信号Φ 5设为"L"电平，在电压V0-V2低于 规定的参照电压VR的情况下将控制信号Φ5设为"H"电平。参照电压VR是大约0V的正 电压。
[0056] 图2是表示控制电路3的结构的电路方框图。在图2中，控制电路3包含电源10、 11、电阻元件12、二极管13、比较器14、以及电平移位器15。电源10、11的负极都与基准电 压节点3b连接。电源10的正极经由电阻元件12以及二极管13与检测节点3a连接。
[0057] 比较器14的+端子接受电源11的正极的电压VII，其-端子接受二极管13的阳 极的电压V12。比较器14在V1DV12时输出"H"电平的信号，在V11〈V12时输出"L"电平 的信号。电平移位器15将比较器14的输出信号的电平偏移规定的电压后输出到输出节点 3c。输出节点3c中出现的信号成为控制信号Φ5。
[0058] 电源10的电压V10被设定为比电源11的电压VII还要高的电压。将二极管13 的正向电压设为VF。当V0高于V10-VF时二极管V13截止，V12 = V10,且控制信号Φ5成 为"L"电平。当V0低于V10-VF时二极管V13导通，￥12〈￥11〈￥10，且控制信号小5成为"!1" 电平。这里，V10-VF被设定为尽可能接近0V。此外，为了防止二极管13被击穿，也可以用 正向串联连接的多个二极管来取代二极管13。
[0059] 由此，开关元件5在输出端子T3的电压V0成为与基准电压V2大致相等的定时导 通，在输出电压V0成为比基准电压V2高规定电压的定时截止。
[0060] 图3(a)?（e)是表示驱动器电路的动作的时间图。在图3(a)?（e)中，控制信 号Φ1和Φ2属于相互互补的关系。这是为了防止晶体管Q1和Q2同时导通。如果晶体管 Q1和Q2同时导通，则会从电源6的正极经由晶体管Q1、Q2向基准电压V2的线流过贯通电 流，晶体管Ql、Q2将被击穿。
[0061] 但是，在控制信号Φ 1的延迟时间和控制信号Φ 2的延迟时间不同时或根据负荷 的状态，仅凭将控制信号Φ1和Φ2设为互补的关系是不够的。因此，将控制信号Φ1的上 升沿延迟规定时间tdl而生成控制信号Φ 3,并且将控制信号Φ 2的下降沿延迟规定时间 td2而生成控制信号Φ4。
[0062] 因此，输出电压V0比控制信号Φ1、Φ2延迟动作。如果在控制信号Φ2为"H"电 平的期间T1使开关元件5导通，则高电压VI和负的电压V3之差的电压被施加到电容器4 和控制电路1，电路被破坏。相对于此，在本实施方式一中，在输出电压V0为"L"电平的期 间T2使开关元件5导通，因此电路不会被破坏。关于期间T3在后面叙述。
[0063] 在开关元件5导通时，晶体管Q1截止，晶体管Q2导通。因此，电源7的正极经由 晶体管Q2与电容器4的高压侧电极连接，并且电源7的负极经由开关元件5与电容器4的 低压侧电极连接，电容器4被充电。此时，作为用于将晶体管Q1维持在截止状态的负的栅 极电压，电源7的负电压V3经由开关元件5以及低压侧电源节点Id被输入到晶体管Q1的 栅极。
[0064] 然后，晶体管Q1、Q2以及开关元件5基于控制信号Φ 1、Φ 2被控制，晶体管Q1导 通，晶体管Q2以及开关元件5截止。晶体管Q1为常导通型，因此通过源极电压作为高压侧 电源节点lc的电压施加到栅极从而晶体管Q1成为导通状态。如果晶体管Q1成为导通状 态，则输出电压V0上升至电源6的正极的电压VI附近。
[0065] 此时，由于晶体管Q2以及开关元件5截止，因此电容器4与电源7断开，且作为控 制电路1的电源发挥作用。电容器4的高压侧电极的电压为输出电压V0,电容器4的低压 侧电极的电压变得低于输出电压V0,因此能够对晶体管Q1的栅极提供低于输出电压V0的 电压，结果，在此后的开关定时中能够可靠地使晶体管Q1截止。
[0066] 如上所述，在该实施方式1中，不用另外设置绝缘电源就能够对高侧的控制电路1 提供负电压V3,因此能够实现装置的小型化、结构的简单化。此外，由于使用由宽带隙半导 体形成的晶体管Q1、Q2,因而能够实现开关元件的导通电阻值的减少和开关速度的高速化， 能够实现驱动器电路的高速化和低功耗。
[0067] [变形例1]
[0068] 图4是表示实施方式一的变形例一的电路方框图，是与图1对比的图。参照图4， 变形例一与实施方式一的不同点在于，以η沟道M0SFET16取代了开关元件5。换言之，开关 元件5由η沟道M0SFET16构成。M0SFET16的漏极与控制电路1的低压侧电源节点Id连 接，其栅极接受控制信号Φ 5,其源极接受负电压V3。
[0069] 在控制信号Φ 5被设为"H"电平时M0SFET16导通，在控制信号Φ 5被设为"L"电 平时M0SFET16截止。M0SFET16的漏极与低于基准电压V2(0V)的负电压V3连接，因此控制 信号Φ 5的"H"电平被设为比对负电压V3加上M0SFET16的阈值电压后的电压还要高的电 压。控制信号Φ5的"L"电平被设为比对负电压V3加上M0SFET16的阈值电压后的电压还 要低的电压。
[0070] 在该变形例一中，由于以M0SFET16取代了开关元件5,因此能够应对更快速的开 关，能够实现驱动器电路的响应速度的高速化。
[0071] 另外，不用说，也可以以双极型晶体管来构成开关元件5,也可以以由宽带隙半导 体形成的元件来构成开关元件5。
[0072] [变形例二]
[0073] 图5是表示实施方式一的变形例二的电路方框图，是与图4对比的图。参照图5， 变形例二与变形例一的不同点在于，追加了"与"门17。"与"门17将控制信号Φ5和Φ2 的"与"信号提供给M0SFET16的栅极。从而，如图3(a)?（e)所示，M0SFET16的输出电压 V0成为约0V，且在控制信号Φ 2为"H"电平的期间T3导通。因此，能够可靠地防止在输出 电压V0高时M0SFET16导通。
[0074] [实施方式二]
[0075] 实施方式二的驱动器电路的结构与图1的驱动器电路相同。在该实施方式二中， 研究图1的负电压V3的值。图1的常导通型晶体管Q1、Q2分别是常导通型的η沟道FET。
[0076] 图6是表示常导通型的η沟道FET的反向导通特性的栅极电压Vgs依赖性的图。 作为FET，使用了阈值电压Vth为-2. 5V的FET。FET的反向导通特性是指，在对FET的栅 极-源极之间施加了规定的栅极电压Vgs的情况下，表示在FET的漏极-源极之间施加的 负的电压Vds和在漏极-源极之间流过的电流Id的关系的特性。在图6中，从左起，示出 了将Vgs从-5V起以+0. 5V步长增加时的特性变化。
[0077] 图6中，在阈值电压Vth为-2. 5V左右的情况下，在截止状态下施加的栅极 电压Vgs为-5. 0V、-4. 5V、-4. 0V时，成为反向导通状态的反向导通上升电压分别成 为-2. 5V、-2. 0V、-1. 5V。在本实施方式二中，调整负电压V3的值，使得晶体管Ql、Q2的反 向导通上升电压成为-1. 5V?-3. 0V的范围。S卩，将负电压V3设为-5. 0V?-4. 0V的范围， 使得经由控制电路1、2提供给晶体管Ql、Q2的栅极电压Vgs成为-5. 0V?-4. 0V的范围。 由此，能够在-1. 5V?-3. 0V的范围的绝对值小的反向导通上升电压下进行晶体管Ql、Q2 的反向导通动作。
[0078] 在逆变器电路中通常使用的FWD的正向电压为1.5V?3. 0V左右。因此，在本实 施方式二中，不用具备通常需要与用于逆变器的开关元件并联连接的FWD，就能够使晶体管 Ql、Q2可靠地进行反向导通动作。
[0079][实施方式三]
[0080] 图7是表示本发明的实施方式三的驱动器电路的结构的电路方框图，是与图5对 比的图。参照图7,该驱动器电路与图5的驱动器电路的不同点在于，以由宽带隙半导体形 成的常截止型晶体管Q11、Q12分别取代了常导通型晶体管Q1、Q2,且追加了电源20、二极管 21以及电容器22。
[0081] 常截止型晶体管Q11、Q12分别是阈值电压为2V左右的η沟道FET。为了使晶体管 Qll、Q12导通，需要使控制电路1、2的高压侧电源节点lc、2c的电压高于晶体管Qll、Q12 的阈值电压（2V)。因此，追加了电源20、二极管21以及电容器22。
[0082] 电源20的负极与基准电压V2的线连接。此外，电源20的正极与控制电路2的高 压侧电源节点2c直接连接，并且经由二极管21与控制电路1的高压侧电源节点lc连接。 电容器22连接在二极管21的阴极与输出端子T3之间。电源20的正极-负极间的电压V4 被设定为比晶体管Q11、Q12的阈值电压（2V)还要高的电压（例如+10V)。二极管21以及 电容器22构成自举电路。
[0083] 控制信号Φ1、Φ 2分别为"L"电平以及"H"电平的情况下，控制信号Φ 3、Φ4通 过控制电路1、2分别被设为"L"电平（V0+V3)以及"H"电平（V4)。由此，晶体管Q11截止 并且晶体管Q12导通，输出电压V0成为基准电压V2，M0SFET16导通。
[0084] 此时，电源7的负极经由M0SFET16与电容器4的低压侧电极连接，并且电源7的 正极经由晶体管Q12与电容器4的高压侧电极连接，电容器4被充电为负的电压V3。此外， 电源20的正极经由二极管21与电容器22的高压侧电极连接，并且电源20的负极经由晶 体管Q12与电容器22的低压侧电极连接，电容器22被充电为正的电压V4。
[0085] 接着，控制信号Φ1、Φ2分别被设为"H"电平以及"L"电平时，控制信号Φ3、Φ4 通过控制电路1、2分别被设为"Η"电平（V0+V4)以及"L"电平（V3)。由此，晶体管Q11导 通并且晶体管Q12截止，输出电压V0成为高电压VI。
[0086] 在该实施方式三中，不用另外设置绝缘电源就能够对高侧的控制电路1提供负电 压V3,因此能够实现装置的小型化、结构的简单化。
[0087] 另外，不用说，也可以适当组合以上的实施方式一?三以及变形例。
[0088] 应认为本次公开的实施方式在任何方面都是例示而并非用于限制。本发明的范围 由权利要求示出而并非上述的说明，且试图包含与权利要求等同含义以及范围内的所有变 更。
[0089] 标号说明
[0090] 1，2,3控制电路、4,22电容器、5开关元件、6,7，10，11，20电源、12电阻元件、13,21 二极管、14比较器、15电平移位器、16η沟道M0SFETU7 "与"门、Ql，Q2常导通型晶体管、 Q11、Q12常截止型晶体管。
【权利要求】
1. 一种驱动器电路，包括： 第1晶体管，连接在第1电压的线和输出端子之间； 第2晶体管，连接在所述输出端子和比所述第1电压低的第2电压的线之间； 第1控制电路，具有第1电源节点以及第2电源节点，响应于输入信号被设为第1逻辑 电平的情况而将所述第1电源节点的电压提供给所述第1晶体管的控制电极，从而使所述 第1晶体管导通，且响应于所述输入信号被设为第2逻辑电平的情况而将所述第2电源节 点的电压提供给所述第1晶体管的控制电极，从而使所述第1晶体管截止；以及 第2控制电路，具有第3电源节点以及第4电源节点，响应于所述输入信号被设为所述 第1逻辑电平的情况而将所述第4电源节点的电压提供给所述第2晶体管的控制电极，从 而使所述第2晶体管截止，且响应于所述输入信号被设为所述第2逻辑电平的情况而将所 述第3电源节点的电压提供给所述第2晶体管的控制电极，从而使所述第2晶体管导通， 所述第1电源节点与所述输出端子连接， 所述第3电源节点接受所述第2电压， 所述第4电源节点接受比所述第2电压低的第3电压， 所述驱动器电路还包括： 电容器，连接在所述第1电源节点以及第2电源节点之间； 开关元件，连接在所述第2电源节点以及第4电源节点之间； 第3控制电路，响应于所述输出端子的电压和所述第2电压之差的电压变得低于预定 的电压的情况，使所述开关元件导通而将所述电容器充电。
2. 如权利要求1所述的驱动器电路，其中， 所述第1晶体管以及第2晶体管分别是常导通型晶体管。
3. 如权利要求2所述的驱动器电路，其中， 所述常导通型晶体管是由宽带隙半导体形成的η沟道FET。
4. 如权利要求1至3的任一项所述的驱动器电路，其中， 所述开关元件是η沟道MOSFET。
5. 如权利要求1至4的任一项所述的驱动器电路，其中， 在所述输出端子的电压和所述第2电压之差的电压低于所述预定的电压且所述输入 信号为所述第2逻辑电平的情况下，所述第3控制电路使所述开关元件导通。
6. 如权利要求1至5的任一项所述的驱动器电路，其中， 所述第3电压被设定为在所述第1晶体管或者第2晶体管截止的情况下能够进行所述 第1晶体管或者第2晶体管的反向导通动作的电压。
7. 如权利要求6所述的驱动器电路，其中， 设定所述第3电压，使得所述第1晶体管或者第2晶体管的反向导通上升电压 为-1.5V?-3.0V的范围。
8. -种驱动器电路，包括： 第1晶体管，连接在第1电压的线和输出端子之间； 第2晶体管，连接在所述输出端子和比所述第1电压低的第2电压的线之间； 第1控制电路，具有第1电源节点以及第2电源节点，响应于输入信号被设为第1逻辑 电平的情况而将所述第1电源节点的电压提供给所述第1晶体管的控制电极，从而使所述 第1晶体管导通，且响应于所述输入信号被设为第2逻辑电平的情况而将所述第2电源节 点的电压提供给所述第1晶体管的控制电极，从而使所述第1晶体管截止；以及 第2控制电路，具有第3电源节点以及第4电源节点，响应于所述输入信号被设为所述 第1逻辑电平的情况而将所述第4电源节点的电压提供给所述第2晶体管的控制电极，从 而使所述第2晶体管截止，且响应于所述输入信号被设为所述第2逻辑电平的情况而将所 述第3电源节点的电压提供给所述第2晶体管的控制电极，从而使所述第2晶体管导通， 所述第3电源节点接受比所述第2电压高的第3电压， 所述第4电源节点接受比所述第2电压低的第4电压， 所述驱动器电路还包括： 二极管，阳极接受所述第3电压，阴极与所述第1电源节点连接； 第1电容器，连接在所述第1电源节点以及所述输出端子之间； 第2电容器，连接在所述第2电源节点以及所述输出端子之间； 开关元件，连接在所述第2电源节点以及第4电源节点之间； 第3控制电路，响应于所述输出端子的电压和所述第2电压之差的电压变得低于预定 的电压的情况，使所述开关元件导通而将所述第2电容器充电。
9. 如权利要求8所述的驱动器电路，其中， 所述第1晶体管以及第2晶体管分别是常截止型晶体管。
10. 如权利要求9所述的驱动器电路，其中， 所述常截止型晶体管是由宽带隙半导体形成的η沟道FET。
11. 如权利要求8至10的任一项所述的驱动器电路，其中， 所述开关元件是η沟道MOSFET。
12. 如权利要求8至11的任一项所述的驱动器电路，其中， 在所述输出端子的电压和所述第2电压之差的电压低于所述预定的电压且所述输入 信号为所述第2逻辑电平的情况下，所述第3控制电路使所述开关元件导通。
【文档编号】H02M1/08GK104067495SQ201280067187
【公开日】2014年9月24日 申请日期:2012年12月17日 优先权日:2012年1月30日
【发明者】木原诚一郎, 仲岛明生 申请人:夏普株式会社