充电控制输出管脚0V电平;所述第二控制信号D_CTRL为高电平时，所述电池保护芯片不上拉放电控制输出管脚DCHG电平且下拉放电控制输出管脚DCHG电平;所述第二控制信号D_CTRL为低电平时，所述电池保护芯片上拉放电控制输出管脚DCHG电平。
[0017]本发明第二方面提供一种级联电池保护系统，该系统包括电池及上述的任一级联电池保护电路。
[0018]本发明能够不需要在两个级联传递的信号通路上串联大电阻来限制电流大小以节省功耗和保护芯片免受大电流冲击，降低了电池保护电路的成本;并利用电池保护芯片来实现限流，增加了芯片的集成度。
【附图说明】
[0019]为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0020]图1为现有技术提供的一种级联电池保护电路示意图；
[0021]图2为本发明实施例提供的一种级联电池保护芯片示意图；
[0022]图3为本发明实施例提供一种级联电池保护系统示意图。
【具体实施方式】
[0023]为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。
[0024]图2为本发明实施例提供的一种级联电池保护芯片示意图。如图所示，该电池保护芯片电路001包括充放电控制输出子电路002和过充放电保护输入子电路003。
[0025]所述充放电控制输出子电路002，接收所述电池保护芯片电路001的内部第一控制信号C_CTRL来判断是否上拉所述充电控制输出管脚0V的电平;接收所述电池保护芯片电路001的内部第二控制信号D_CTRL来判断是否上拉放电控制输出管脚DCHG的电平;所述过充放电保护输入子电路003，通过所述过充电保护信号输入管脚SOC直接与上级电池保护芯片的所述充电控制输出管脚OV相连形成充电控制输出通路;并通过所述过放电保护信号输入管脚SDC直接与上级电池保护芯片的所述放电控制输出管脚DCHG相连形成放电控制输出通路;所述每个电池保护芯片电路001根据所述充电控制输出通路以及所述放电控制输出通路来限制通路上的电流大小。
[0026]具体地，充放电控制输出子电路002包括第一 PM0S管MPU1、第二 PM0S管MPU2、第三PM0S管MPU3、第四PM0S管MPU4、第五PM0S管MPU5以及第六PM0S管MPU6，第一 NM0S管MNU1、第二NM0S管MNU2以及第三NM0S管MNU3，第一电阻RU1。
[0027]第一 PM0S管MPU1分别和第二 PM0S管MPU2、第三PM0S管MPU3以及第四PM0S管MPU4共源共栅，第一 PM0S管MPU1的漏极和栅极与第一匪0S管MNU1的漏极相连，其源极接电源VDD;第二 PM0S管MPU2的漏极与第一匪0S管MNU1的栅极以及第二匪0S管丽U2的漏极相连；第三PM0S管MPU3的漏极与第五PM0S管MPU5的漏极相连；第四PM0S管MPU4的漏极与第六PM0S管MPU6的源极相连;第一匪0S管MNU1的源极与第一电阻RU1的一端以及第二 NM0S管MNU2的栅极相连;第一电阻RU1的另一端接地;第二 NM0S管MNU2的源极接地;第五PM0S管MPU5的栅极接收第一控制信号C_CTRL，其漏极与所述充电控制输出管脚0V相连;第六PM0S管MPU6的栅极接收第二控制信号D_CTRL并与第三NM0S管MNU3的栅极相连，其漏极与所述放电控制输出管脚DCHG以及第三NM0S管MNU3的漏极相连;第三NM0S管MNU3的源极接地。
[0028]具体地，第三PM0S管MPU3与所述第一 PM0S管MPU1以及所述第二 PM0S管MPU2为电流镜，且MPU3: MPU2: MPU1比例为K: 1:1，K为预设的大于1的系数;所述第四PM0S管MPU4与所述第一 PM0S管MPU1以及所述第二 PM0S管MPU2为电流镜，且MPU4: MPU2: MPU1比例为K: 1:1，K为预设的大于1的系数。
[0029]具体地，作为本发明实施例的一种可能实现方式，第三PM0S管MPU3可设置于第五PM0S管MPU5和所述充电控制输出管脚0V之间；其中，其栅极与所述第二PM0S管MPU2以及所述第一 PM0S管MPU1的栅极相连，其源极与第五PM0S管MPU5的漏极相连，其漏极与充电控制输出管脚0V相连。
[0030]作为本发明实施例的一种可能实现方式，第四PM0S管MPU4可设置于第六PM0S管MPU6和所述放电控制输出管脚DCHG之间；其中，其栅极与所述第二PM0S管MPU2以及所述第一 PM0S管MPU1的栅极相连，其源极与第六PM0S管MPU6的漏极相连，其漏极与所述放电控制输出管脚DCHG相连。
[0031]需要说明的是，上述两种实施方式，可以分别进行，也可以同时进行；并不单独限定本发明所保护的范围。
[0032]具体地，作为本发明实施例的一种可能实现方式，可用第二电阻取代第三PM0S管MPU3;其中，第二电阻的一端与所述第一 PM0S管MPU1、所述第二 PM0S管MPU2的源极相连，其另一端与所述第五PM0S管MPU5的源极相连。
[0033]作为本发明实施例的一种可能实现方式，可用第三电阻取代第四PM0S管MPU4;其中，第三电阻的一端与所述第一 PM0S管MPU1、所述第二 PM0S管MPU2的源极相连，其另一端与所述第六PM0S管MPU6的源极相连。
[0034]需要说明的是，用第二电阻取代MPU3、用第三电阻取代MPU4，这两种实施方式可以同时进行，也可以分别单独进行。
[0035]具体地，过充放电保护输入子电路003包括第一 PM0S管MPD1、第二 PM0S管MPD2、第三PM0S管MPD3、第四PM0S管MPD4、第五PM0S管MPD5以及第六PM0S管MPD6，第一匪0S管MND1、第二匪0S管MND2、第三匪0S管MND3、第四匪0S管MND4、第五匪0S管MND5以及第六匪0S管MND6，第一电阻RD1，第一反相器INV1以及第二反相器INV2。
[0036]第一 PM0S管MPD 1、第二 PM0S管MPD2、第四PM0S管MPD4以及第六PM0S管MPD6共源共栅，第一 PM0S管MPD1的源极接电源VDD，其栅极和漏极与第一匪0S管MND1的漏极相连;第二PM0S管MPD2的漏极与第一 NM0S管MND1的栅极以及第二 NM0S管MND2的漏极相连;第四PM0S管MPD4的漏极与第四NM0S管MND4的漏极以及第一反相器INV1的输入端相连;第六PM0S管MPD6的漏极与第六NM0S管MND6的漏极以及第二反相器INV2的输出端相连;第三PM0S管MPD3的源极与所述过充电保护信号输入管脚S0C相连，其栅极与第一 PM0S管MPD1的栅极相连，其漏极与第三NM0S管MND3的漏极和栅极相连;第五PM0S管MPD5的源极与所述过放电保护信号输入管脚SDC相连，其栅极与第一 PM0S管MPD1的栅极相连，其漏极与第五NM0S管MND5的漏极和栅极相连;第一 NM0S管MND1的源极与第一电阻RD1的一端以及第二 NM0S管MND2的栅极相连;第一电阻RD1的另一端接地;第二匪0S管MND2的源极接地;第三匪0S管MND3的源极接地，其栅极与第四NM0S管MND4的栅极相连;第四NM0S管MND4的源极接地;第一反相器INV1的电流源接电源VDD，其电流沉接地，其输出UPPER_0V信号;第五NM0S管MND5的源极接地，其栅极与第六匪0S管MND6的栅极相连；第六匪0S管MND6源极接地；第二反相器INV2的电流源接电源VDD，其电流沉接地，其输出UPPER_DCHG信号。
[0037]具体地，第三NM0S管MND3与第四NM0S管MND4为电流镜，且MND3:MND4比例为1:1;第一 PM0S管MPD 1、第二 PM0S管MPD2以及第四PM0S管MPD4为电流镜，且Mro 1:MPD2: MPD4比例为1:1:M，M为预设的大于1的系数;第五NM0S管MND5与第六NM0S管MND6为电流镜，且MND5:MND6比例为1: 1;第一PM0S管MPD1、第二PM0S管MPD2以及第六PM0S管MPD6为电流镜，且MPD1:MPD2: MPD6比例为1:1: Μ，Μ为预设的大于1的系数。
[0038]具体地，第三PM0S管MPD3以及第五PM