上设置有充电控制输出管脚0V、放电控制输出管脚DCHG、过充电保护信号输入管脚SOC以及过放电保护信号输入管脚SDC;其特征在于，每个电池保护芯片电路(001)包括充放电控制输出子电路(002)和过充放电保护输入子电路(003);其中， 所述充放电控制输出子电路(002)，接收所述电池保护芯片电路(001)的内部第一控制信号C_CTRL来判断是否上拉所述充电控制输出管脚OV的电平;接收所述电池保护芯片电路(001)的内部第二控制信号0_(^此来判断是否上拉放电控制输出管脚DCHG的电平； 所述过充放电保护输入子电路(003)，通过所述过充电保护信号输入管脚SOC直接与上级电池保护芯片的所述充电控制输出管脚OV相连形成充电控制输出通路;并通过所述过放电保护信号输入管脚SDC直接与上级电池保护芯片的所述放电控制输出管脚DCHG相连形成放电控制输出通路； 所述每个电池保护芯片电路(001)根据所述充电控制输出通路以及所述放电控制输出通路来限制通路上的电流大小。2.根据权利要求1所述的电路，其特征在于，所述充放电控制输出子电路(002)包括第一 PMOS 管 MPU1、第二 PMOS 管 MPU2、第三 PMOS 管 MPU3、第四 PMOS 管 MPU4、第五 PMOS 管 MPU5 以及第六PMOS管MPU6，第一 NMOS管MNU1、第二 NMOS管MNU2以及第三NMOS管MNU3，第一电阻RU1 ；其中， 第一 PMOS管MPU1分别和第二 PMOS管MPU2、第三PMOS管MPU3以及第四PMOS管MPU4共源共栅，第一 PMOS管MPU1的漏极和栅极与第一WOS管MNU1的漏极相连，其源极接电源VDD;第二PMOS管MPU2的漏极与第一 NMOS管MNU1的栅极以及第二 NMOS管MNU2的漏极相连;第三PMOS管MPU3的漏极与第五PMOS管MPU5的漏极相连;第四PMOS管MPU4的漏极与第六PMOS管MPU6的源极相连;第一 NMOS管MNU1的源极与第一电阻RU1的一端以及第二 NMOS管MNU2的栅极相连;第一电阻RU1的另一端接地;第二 NMOS管MNU2的源极接地;第五PMOS管MPU5的栅极接收第一控制信号C_CTRL，其漏极与所述充电控制输出管脚OV相连;第六PMOS管MPU6的栅极接收第二控制信号0_(^此并与第三匪OS管MNU3的栅极相连，其漏极与所述放电控制输出管脚DCHG以及第三NM0S管MNU3的漏极相连;第三NM0S管MNU3的源极接地。3.根据权利要求2所述的电路，其特征在于，所述第三PM0S管MPU3与所述第一PM0S管MPU1以及所述第二PM0S管MPU2为电流镜，且MPU3: MPU2: MPU1比例为K: 1:1，K为预设的大于1的系数； 所述第四PM0S管MPU4与所述第一 PM0S管MPU1以及所述第二 PM0S管MPU2为电流镜，且MPU4: MPU2: MPU1比例为K: 1:1，K为预设的大于1的系数。4.根据权利要求3所述的电路，其特征在于，所述第三PM0S管MPU3可设置于第五PM0S管MPU5和所述充电控制输出管脚0V之间；其中，其栅极与所述第二PM0S管MPU2以及所述第一PM0S管MPU1的栅极相连，其源极与第五PM0S管MPU5的漏极相连，其漏极与充电控制输出管脚0V相连;和/或 所述第四PM0S管MPU4可设置于第六PM0S管MPU6和所述放电控制输出管脚DCHG之间；其中，其栅极与所述第二PM0S管MPU2以及所述第一PM0S管MPU1的栅极相连，其源极与第六PM0S管MPU6的漏极相连，其漏极与所述放电控制输出管脚DCHG相连。5.根据权利要求2所述的电路，其特征在于，可用第二电阻取代第三PM0S管MPU3;其中，第二电阻的一端与所述第一 PMOS管MPU1、所述第二 PMOS管MPU2的源极相连，其另一端与所述第五PM0S管MPU5的源极相连;和/或 可用第三电阻取代第四PM0S管MPU4;其中，第三电阻的一端与所述第一 PM0S管MPU1、所述第二 PM0S管MPU2的源极相连，其另一端与所述第六PM0S管MPU6的源极相连。6.根据权利要求1所述的电路，其特征在于，所述过充放电保护输入子电路(003)包括第一 PM0S 管 MPD1、第二 PM0S 管 MPD2、第三 PM0S 管 MPD3、第四 PM0S 管 MPD4、第五 PM0S 管 MPD5 以及第六 PM0S 管 MPD6，第一 NM0S 管 MND1、第二 NM0S 管 MND2、第三 NM0S 管 MND3、第四 NM0S 管 MND4、第五NM0S管MND5以及第六匪OS管MND6，第一电阻RD1，第一反相器INV1以及第二反相器INV2;其中， 第一 PM0S管MPD1、第二 PM0S管MPD2、第四PM0S管MPD4以及第六PM0S管MPD6共源共栅，第一 PM0S管MPD1的源极接电源VDD，其栅极和漏极与第一 NM0S管MND1的漏极相连;第二 PM0S管MPD2的漏极与第一 NM0S管MND1的栅极以及第二 NM0S管MND2的漏极相连;第四PM0S管MPD4的漏极与第四NM0S管MND4的漏极以及第一反相器INV1的输入端相连;第六PM0S管MPD6的漏极与第六NM0S管MND6的漏极以及第二反相器INV2的输出端相连;第三PM0S管MPD3的源极与所述过充电保护信号输入管脚S0C相连，其栅极与第一 PM0S管MPD1的栅极相连，其漏极与第三匪OS管MND3的漏极和栅极相连;第五PM0S管MPD5的源极与所述过放电保护信号输入管脚SDC相连，其栅极与第一 PM0S管MPD1的栅极相连，其漏极与第五NM0S管MND5的漏极和栅极相连;第一 NM0S管MND1的源极与第一电阻RD1的一端以及第二 NM0S管MND2的栅极相连;第一电阻RD1的另一端接地;第二匪OS管MND2的源极接地;第三匪OS管MND3的源极接地，其栅极与第四匪OS管MND4的栅极相连;第四匪OS管MND4的源极接地;第一反相器INV1的电流源接电源VDD，其电流沉接地，其输出UPPER_0V信号；第五匪OS管MND5的源极接地，其栅极与第六匪OS管MND6的栅极相连;第六匪OS管MND6源极接地;第二反相器INV2的电流源接电源VDD，其电流沉接地，其输出UPPER_DCHG信号。7.根据权利要求6所述的电路，其特征在于，第三NM0S管MND3与第四NM0S管MND4为电流镜，且MND3:MND4比例为1:1;第一 PM0S管MPD1、第二 PM0S管MPD2以及第四PM0S管MPD4为电流镜，且MPD1: MPD2: MPD4比例为1:1: Μ，Μ为预设的大于1的系数； 第五匪OS管MND5与第六匪OS管MND6为电流镜，且MND5:MND6比例为1:1;第一PM0S管MPD1、第二 PM0S管MPD2以及第六PM0S管MPD6为电流镜，且MPD1:MPD2:MPD6比例为1:1:M，M为预设的大于1的系数。8.根据权利要求7所述的电路，其特征在于，第三PM0S管MPD3以及第五PM0S管MPD5的阈值大于第二 PM0S管MPD2的阈值。9.根据权利要求1所述的电路，其特征在于，所述第一控制信号C_CTRL为高电平时，所述电池保护芯片不上拉充电控制输出管脚0V电平;所述第一控制信号C_CTRL为低电平时，所述电池保护芯片上拉充电控制输出管脚0V电平； 所述第二控制信号D_CTRL为高电平时，所述电池保护芯片不上拉放电控制输出管脚DCHG电平且下拉放电控制输出管脚DCHG电平;所述第二控制信号D_CTRL为低电平时，所述电池保护芯片上拉放电控制输出管脚DCHG电平。10.—种级联电池保护系统，其特征在于，所述系统包括电池及如权利要求1-9所述的任一级联电池保护电路。
【专利摘要】本发明提供一种级联电池保护电路及其系统，该电路通过过充电保护信号输入管脚SOC直接与上级电池保护芯片的所述充电控制输出管脚OV相连形成充电控制输出通路；并通过过放电保护信号输入管脚SDC直接与上级电池保护芯片的放电控制输出管脚DCHG相连形成放电控制输出通路；电池保护芯片电路根据充电控制输出通路以及放电控制输出通路来限制通路上的电流大小。本发明能够不需要在两个级联传递的信号通路上串联大电阻来限制电流大小以节省功耗和保护芯片免受大电流冲击，降低了电池保护电路的成本；并利用电池保护芯片来实现限流，增加了芯片的集成度。
【IPC分类】H02H7/18, H02J7/00
【公开号】CN105470926
【申请号】CN201510922308
【发明人】尹航, 田文博, 王钊
【申请人】无锡中感微电子股份有限公司
【公开日】2016年4月6日
【申请日】2015年12月14日