专利名称：半导体集成电路的制作方法
技术领域：
本发明涉及构成向其它的半导体集成电路输出信号的差分型的输出电路的半导体集成电路。
背景技术：
图1示出现有技术的差分输出电路。差分输出电路具备n沟道型MOS晶体管(以下，称为nMOS晶体管)M1、M3；p沟道型MOS晶体管(以下，称为pMOS晶体管)M2、M4；恒流源J1、J2；以及驱动器IN1、IN2、BU1、BU2。驱动器IN1、IN2、BU1、BU2接受共同的输入信号X，分别生成应供给MOS晶体管M1～M4的栅电极的控制信号A1、A2、B1、B2。在输入信号X为低电平(以下，称为L电平)时，晶体管M1、M4导通，晶体管M2、M3关断。在输入信号X为高电平(以下，称为H电平)时，相反，晶体管M1、M4关断，晶体管M2、M3导通。于是，分别从节点N1、N2输出互为反相的逻辑信号Y1、Y2。
输出信号Y1、Y2分别经传送路径1、2传送给另外的半导体芯片的电路。电阻R连接在节点N1、N2之间，具有对于传送路径1、2的终端电阻的功能。
驱动器IN1、IN2分别是输出输入信号X的反转逻辑的1个CMOS倒相电路。驱动器BU1、BU2由串联连接的2个CMOS倒相电路构成，是输出与输入信号X相同的逻辑的缓冲电路。
在图2中示出表示控制信号A1、A2、B1、B2和输出信号Y1、Y2各自的波形的波形图。伴随输入信号X的从L电平至H电平的变化，假定驱动器IN1、IN2在时刻s1处从H电平变化为L电平。在驱动器BU1、BU2和驱动器IN1、IN2的结构方面，如图2中所示，信号B1、B2在比时刻s1晚的时刻s2处从L电平变化为H电平。
响应于时刻s1的信号A1、A2的电平变化，MOS晶体管M1从导通状态变化为关断状态，MOS晶体管M2从关断状态变化为导通状态，节点N1的电压从L电平上升。另一方面，在成为时刻s2之前，因为MOS晶体管M3维持原有的关断状态且MOS晶体管M4维持原有的导通状态，故伴随节点N1的电压上升，节点N2的电压经电阻R也上升。其后，响应于时刻s2的信号B1、B2的电平变化，MOS晶体管M3、M4分别变化为导通状态、关断状态，节点N2的电压下降。伴随于此，节点N1的电压经电阻R在一瞬间下降，但被MOS晶体管N2驱动而再次上升。
此外，伴随输入信号X的从H电平向L电平的变化，在信号A1、A2在时刻s3处从L电平变化为H电平时，信号B1、B2在比时刻s3晚的时刻s4处处从H电平变化为L电平。响应于时刻s3的信号A1、A2的电平变化，MOS晶体管M1从关断状态变化为导通状态，MOS晶体管M2从导通状态变化为关断状态，节点N1的电压从H电平下降。另一方面，在成为时刻s4之前，因为MOS晶体管M3维持原有的导通状态且MOS晶体管M4维持原有的关断状态，故伴随节点N1的电压下降，节点N2的电压经电阻R也下降。其后，响应于时刻s4的信号B1、B2的电平变化，MOS晶体管M3、M4分别变化为关断状态、导通状态，节点N2的电压上升。伴随于此，节点N1的电压经电阻R在一瞬间上升，但被MOS晶体管N1驱动而再次下降。
发明内容这样，以对于输入信号X的信号B1、B2的响应比信号A1、A2的响应晚的方式来生成控制信号A1、A2、B1、B2。其结果是，如果输入信号X的逻辑电平发生变化，则如图2中所示，在输出信号Y2中产生瞬间地超过H电平的电压的上冲(overshoot)和瞬间地比L电平的电压低的下冲(undershoot)。此外，在输出信号Y1中也产生瞬间地使波形下降的部分D1和瞬间地使波形上升的部分D2。引起这些波形的紊乱的原因是，伴随输入信号X的电平变化，产生与MOS晶体管M3、M4一起导通的同时、MOS晶体管M1、M2一起关断的期间或与MOS晶体管M1、M2一起导通的同时、MOS晶体管M3、M4一起关断的期间。
这样的输出信号Y1、Y2的输出波形的紊乱不单是表观方面的问题，而且从信号传送性的观点来看也成问题。譬如说，如果存在终端电阻R，则信号Y1、Y2在传送路径1、2的终端以某种程度被反射。该波形的紊乱部分的反射使输出信号Y1、Y2的波形进一步紊乱，其结果是，存在不能将正确的波形的信号传送给传送目的地的可能性。此外，如果存在与传送路径1、2邻接的其它的传送路径，则也成为因与邻接于传送路径1、2的传送路径之间的布线电容的缘故、该波形的紊乱在其邻接的其它的传送路径中产生噪声的所谓的交扰噪声的原因。
因而，本发明的目的在于提供在根据输入的信号使输出信号的逻辑电平改变时可抑制该输出信号的波形的紊乱的半导体集成电路。
本发明的半导体集成电路具备第1导电型的第1MOS晶体管，具有连接到第1节点上的漏端子；与第1导电型不同的第2导电型的第2MOS晶体管，具有连接到第1节点上的漏端子；第1导电型的第3MOS晶体管，具有连接到第2节点上的漏端子和连接到第1MOS晶体管的源端子上的源端子；第2导电型的第4MOS晶体管，具有连接到第2节点上的漏端子和连接到第2MOS晶体管的源端子上的源端子；以及驱动电路，生成其逻辑电平伴随输入信号的逻辑电平的变化而变化的第1至第4控制信号，分别供给第1至第4MOS晶体管的栅端子。
这里，第1控制信号响应于输入信号的从高电平向低电平的第1电平变化，在第1时刻处开始从低电平向高电平变化，响应于输入信号的从低电平向高电平的第2电平变化，在第2时刻处开始从高电平向低电平变化。第2控制信号响应于输入信号的第1电平变化，在比第1时刻晚的第3时刻处开始从低电平向高电平变化，响应于输入信号的上述第2电平变化，在比第2时刻早的第4时刻处开始从高电平向低电平变化。
第3控制信号响应于输入信号的第1电平变化，在第5时刻处开始从高电平向低电平变化，响应于输入信号的第2电平变化，在第6时刻处开始从低电平向高电平变化。还有，第4控制信号响应于输入信号的上述第1电平变化，在比第5时刻早的第7时刻处开始从高电平向低电平变化，响应于输入信号的上述第2电平变化，在比第6时刻晚的第8时刻处开始从低电平向高电平变化。
而且，通过使第1时刻和第2时刻之间的期间的至少一部分与第5时刻和第6时刻之间的期间的至少一部分重复，使第3时刻和第4时刻之间的期间的至少一部分与第7时刻和第8时刻之间的期间的至少一部分重复，伴随输入信号的逻辑电平变化，第1至第4控制信号可使第1至第4 MOS晶体管全部导通或全部关断的期间产生。这一点可起到下述的作用即使经电阻元件等的阻抗来连接第1和第2节点之间，也可抑制从第1和第2节点输出的信号的上冲和下冲等。
最好使第1、第2、第3和第4时刻分别与第7、第8、第5和第6时刻大体一致。例如在第1和第4MOS晶体管导通、第2和第3MOS晶体管关断时，伴随输入信号的电平变化，第2和第3MOS晶体管可同时变化为导通或第1和第4MOS晶体管可同时变化为关断，可进一步抑制从第1和第2节点输出的信号的波形的紊乱。
特别是，如果将第1和第2MOS晶体管定为n沟道型MOS晶体管，将第3和第4MOS晶体管定为p沟道型MOS晶体管，则可得到第1至第4MOS晶体管同时导通的期间。换言之，因为在第1和第2节点上不形成浮置状态，故可抑制因外部的原因引起的噪声的发生。
具体地说，驱动电路分别至少具备下述1个电路第1逻辑电路，由第1延迟电路和NAND(“与非”)逻辑门构成，其中，上述第1延迟电路的输入端连接到其电压随上述输入信号的电压变化而变化的节点上，上述第1延迟电路使其输入端的电压的变化延迟后输出，上述NAND逻辑门的第1输入端连接到上述第1延迟电路的输入端上，第2输入端连接到上述第1延迟电路的输出端上，输出NAND逻辑；以及第2逻辑电路，由第2延迟电路和NOR(“或非”)逻辑门构成，其中，上述第2延迟电路的输入端连接到其电压随上述输入信号的电压变化而变化的节点上，上述第2延迟电路使其输入端的电压的变化延迟后输出，上述NOR逻辑门的第1输入端连接到上述第2延迟电路的输入端上，第2输入端连接到上述第2延迟电路的输出端上，输出NOR逻辑。根据从该至少1个第1逻辑电路输出的NAND逻辑和从至少1个第2逻辑电路输出的NOR逻辑，生成第1至第4控制信号。
较为理想的是，驱动电路中设置2个第1逻辑电路和第2逻辑电路，这样来构成接受输入信号并输出其反转信号的倒相电路的输出端连接到一方的第1逻辑电路的第1延迟电路的输入端和一方的第2逻辑电路的第2延迟电路上，接受上述输入信号并输出的传输门连接到另一方的第1逻辑电路的第1延迟电路的输入端和另一方的第2逻辑电路的第2延迟电路上。
图1是示出现有技术的差分输出电路的电路结构图。
图2是说明图1的电路的工作用的信号波形图。
图3是示出本发明的实施例1的半导体集成电路(差分输出电路)的电路结构图。
图4是示出图3中驱动电路12的电路结构图。
图5是说明驱动电路12的工作用的信号波形图。
图6是说明图1的差分输出电路的工作用的信号波形图。
图7是示出本发明的实施例2的驱动电路40的电路结构图。
具体实施例方式
图3示出作为本发明的一个实施例的半导体集成电路10的结构。在单一半导体芯片上形成的半导体集成电路10是分别从节点N1、N2输出具有互为反相的逻辑电平的2个逻辑信号、经传送路径1、2传送给另外的半导体芯片的电路的差分输出电路。半导体集成电路10具备nMOS晶体管MA1、MB1；pMOS晶体管MA2、MB2；恒流源M5、M6；及电阻元件R。
nMOS晶体管MA1具有连接到节点N3上的源端子和连接到节点N1上的漏端子。nMOS晶体管MB1具有连接到节点N3上的源端子和连接到节点N2上的漏端子。pMOS晶体管MA2具有连接到节点N4上的源端子和连接到节点N1上的漏端子。pMOS晶体管MB2具有连接到节点N4上的源端子和连接到节点N2上的漏端子。
恒流源M5由具有接受电源电压VDD的源端子、连接到节点N4上的漏端子和接受规定的偏置电压的栅端子的pMOS晶体管构成，对节点N4供给恒定电流。恒流源M6由具有接受接地电压GND(＝0V)的源端子、连接到节点N3上的漏端子和接受规定的偏置电压的栅端子的nMOS晶体管构成，对节点N3供给恒定电流。恒流源M5、M6调节流过节点N3、N4间的电流的量，有助于降低功耗。也可只设置恒流源M5、M6的某一方，对未设置恒流源的节点N3、N4的一方直接供给电源电压或接地电位。
电阻元件R作为传送路径1、2的终端电阻，连接在节点N1与节点N2之间。再有，也可在芯片的外部设置电阻元件R。
半导体集成电路10具备按照输入信号X生成分别对MOS晶体管MA1、MA2、MB1、MB2的栅端子供给控制信号A1、A2、B1、B2的驱动电路12。在驱动电路12中，随着输入信号X的从H电平向L电平的变化，控制信号A1、A2的逻辑电平从L电平向H电平变化，另一方面，控制信号B1、B2的逻辑电平从H电平向L电平变化。相反，随着输入信号X的从L电平向H电平的变化，控制信号A1、A2的逻辑电平从H电平向L电平变化，另一方面，控制信号B1、B2的逻辑电平从L电平向H电平变化。在此，H电平相当于电源电压VDD，L电平相当于接地电压GND(以下也相同)。
在本实施例中，伴随输入信号X的从H电平向L电平和从L电平向H电平的各自的变化，利用驱动电路12调整了控制信号A1、A2、B1、B2的的逻辑电平的变化时序，以便产生MOS晶体管MA1、MA2、MB1、MB2全部为导通的期间。
图4是驱动电路12的电路结构图。驱动电路12具备逻辑电路21～24、传输门15和CMOS倒相器16。
倒相器16由在源端子上接受电源电压VDD、在漏端子上连接节点N6、在栅端子上接受节点N7上的输入信号X的pMOS晶体管和在源端子上接受接地电压GND、在漏端子上连接节点N6、在栅端子上接受节点N7上的输入信号X的nMOS晶体管构成，对节点N6输出反转了输入信号X的逻辑的信号。传输门15由在栅端子上接受电源电压VDD常时地导通的nMOS晶体管和在栅端子上接受接地电压GND常时地导通的pMOS晶体管构成，该nMOS晶体管和pMOS晶体管并列地连接在节点N5、N7间。传输门15接受输入信号X，对节点N5输出原有的逻辑电平。但是，相对于输入信号X中的逻辑电平的变化，延迟地产生节点N5的逻辑电平的变化。
逻辑电路21是按照节点N5的信号来输出控制信号A1的电路，具体地说，由使节点N5的信号延迟的延迟电路30和输出节点N5的信号与延迟电路30输出的信号的NAND(“与非”)逻辑的NAND逻辑门31构成。逻辑电路22是按照节点N5的信号来输出控制信号A2的电路，具体地说，由使节点N5的信号延迟的延迟电路32和输出节点N5的信号与延迟电路32输出的信号的NOR(“或非”)逻辑的NOR逻辑门33构成。
逻辑电路23是按照节点N6的信号来输出控制信号B1的电路，其电路结构与逻辑电路21的电路结构相同。具体地说，逻辑电路23由使节点N6的信号延迟的延迟电路34和输出节点N6的信号与延迟电路34输出的信号的NAND逻辑的NAND逻辑门35构成。
逻辑电路24是按照节点N6的信号来输出控制信号B2的电路，其电路结构与逻辑电路22的电路结构相同。具体地说，逻辑电路24由使节点N6的信号延迟的延迟电路36和输出节点N6的信号与延迟电路36输出的信号的NOR逻辑的NOR逻辑门37构成。
延迟电路30、32、34、36的各自的电路结构相同，是将与倒相器16为同一的偶数个CMOS倒相器(在图中，是2个)进行了级联连接的电路。因而，倒相器的级数越多，各延迟电路的延迟时间就越长。
此外，为了设计上的方便，也可将输入端连接到逻辑门31、33、35、37的各自的输出端上并连接对各逻辑门的输出信号进行缓冲的缓冲电路、将该缓冲电路的输出分别作为控制信号A1、A2、B1、B2。
图5是示出了对于输入信号X的节点N5、N6的信号、控制信号A1、A2、B1、B2的波形的时序图。在此，假定在时刻t0处从H电平变化为L电平、在时刻t4处从L电平变化为H电平的输入信号X。
响应于输入信号X的从H电平向L电平的变化，节点N6上的信号因倒相器16而从L电平变化为H电平。由于倒相器16的响应延迟，节点N6的信号在时刻t1(＞t0)处从L电平开始变化为H电平。另一方面，节点N5上呈现因传输门15而使输入信号X延迟的信号。
这样来构成传输门15，使得因传输门15引起的信号延迟大体与倒相器16的响应延迟相等，节点N5的信号在时刻t1处从H电平开始向L电平变化。
在时刻t1之前，控制信号A1、A2显示了L电平，控制信号B1、B2显示了H电平，但响应于在节点N5上的从H电平向L电平的变化，NAND逻辑门31使控制信号A1从L电平变化为H电平，但由于NAND逻辑门31的响应延迟，在时刻t2(＞t1)处开始该电平变化。另一方面，因为延迟电路32使节点N5中的信号的从H电平向L电平的变化延迟后供给NOR逻辑门33，故在时刻t2处控制信号A2为原有的L电平。
此外，响应于在节点N6上的从L电平向H电平的变化，由于NOR逻辑门37的缘故，控制信号B2从H电平变化为L电平，但由于NOR逻辑门37的响应延迟，在时刻t2处开始该电平变化。另一方面，由于延迟电路34使节点N6上的信号的从L电平向H电平的变化延迟后供给NAND逻辑门35，故在时刻t2处控制信号B1为原有的H电平。
而且，如果延迟电路32、34分别将节点N5、N6的电平变化供给NOR逻辑门33、NAND逻辑门35，则控制信号A2的逻辑电平从L电平向H电平变化，控制信号B1的逻辑电平从H电平向L电平变化。由于延迟电路32、34的信号延迟的缘故，该控制信号A2、B1的逻辑电平都在时刻t3(＞t2)处开始变化。时刻(t3-t2)相当于因延迟电路32、34产生的延迟时间。
相反，响应于时刻t4的输入信号X的从L电平向H电平的变化，节点N6上的信号因倒相器16而从H电平变化为L电平，但由于倒相器16的响应延迟，开始该电平变化的时刻是在时刻t5(＞时刻t4)处。另一方面，由于因传输门15引起的信号延迟，节点N5的信号在相同的时刻t5处开始从L电平向H电平变化。
在时刻t5之前，控制信号A1、A2为H电平，控制信号B1、B2为L电平。响应于在节点N5上的从L电平向H电平的变化，NOR逻辑门33使控制信号A2从H电平变化为L电平，但由于NOR逻辑门33的响应延迟，在时刻t6(＞时刻t5)处开始该电平变化。另一方面，由于延迟电路30使节点N5上的从L电平向H电平的变化延迟后供给NAND逻辑门31，故在时刻t6处控制信号A1为原有的H电平。
此外，响应于在节点N6上的从H电平向L电平的变化，NAND逻辑门35使控制信号B1从L电平变化为H电平，但由于NAND逻辑门35的响应延迟，在时刻t6处开始该电平变化。另一方面，由于延迟电路36使节点N6上的从H电平向L电平的变化延迟后供给NOR逻辑门37，故在时刻t6处控制信号B2为原有的H电平。
而且，如果延迟电路30、36分别将节点N5、N6的电平变化供给NAND逻辑门31、NOR逻辑门37，则控制信号A1的逻辑电平从H电平向L电平变化，控制信号B2的逻辑电平从L电平向H电平变化。由于延迟电路30、36的信号延迟的缘故，该控制信号A1、B2的逻辑电平都在时刻t7(＞t6)处开始变化。时间(t7-t6)相当于因延迟电路32、34产生的延迟时间，与(t3-t2)为相同的长度。
图6是示出图1中的MOS晶体管MA1、MA2、MB1、MB2的各自的导通、关断的转移和输出信号Y1、Y2的波形的时序图。
在控制信号A1、A2为L电平、控制信号B1、B2为H电平时，MOS晶体管MA1、MB2为关断状态，MOS晶体管MA2、MB1为导通状态。此时，输出信号Y1为H电平，输出信号Y2为L电平。
如图5中已说明的那样，利用驱动电路12，在时刻t2处控制信号A1开始从L电平向H电平变化，与此同时，控制信号B2从H电平向L电平变化。然后，在比时刻t2晚的时刻t3处，控制信号A2开始从L电平向H电平变化，与此同时，控制信号B1从H电平向L电平变化。响应于控制信号A1、B2，在时刻t10(＞t2)处，MOS晶体管MA1、MB2同时从关断状态切换为导通状态。时刻t10相当于MOS晶体管MA1的栅端子的电压成为比接地电压高出一个阈值电压的时刻、而且相当于MOS晶体管MB2的栅端子的电压成为比电源电压低了一个阈值电压的时刻。
虽然MOS晶体管MA2、MB1为原有的导通状态，但在时刻t10处，已导通的MOS晶体管MA1使节点N1的电压从H电平下降，与此同时，已导通的MOS晶体管MB2使节点N2的电压从L电平上升。
响应于控制信号A2、B1，在时刻t11(＞t3＞t10)处，MOS晶体管MA2、MB1同时从导通状态切换为关断状态。时刻t11相当于MOS晶体管MA2的栅端子的电压成为比电源电压低了一个阈值电压的时刻、而且相当于MOS晶体管MB1的栅端子的电压成为比接地电压高出一个阈值电压的时刻。利用MOS晶体管MA2、MB1的关断，已导通的MOS晶体管MA1使节点N1的电压下降到L电平，与此同时，已导通的MOS晶体管MB2使节点N2的电压上升到H电平。
在输入信号的从H电平向L电平的变化中，在时刻t10处，由于MOS晶体管MA1、MA2、MB1、MB2全部导通，故即使节点N2的电位上升，也不会经电阻R使节点N1的电位从H电平进一步上升，相反，即使节点N1的电位下降，也不会经电阻R使节点N2的电位从L电平进一步下降。
因而，按照输入信号X从H电平向L电平的变化，输出信号Y1从H电平向L电平变化而不产生上冲，输出信号Y2从L电平向H电平变化而不产生下冲。于是，可抑制输出信号Y1、Y2的信号波形的紊乱。
其次，在时刻t6处控制信号A2开始从H电平向L电平变化，与此同时，控制信号B1从L电平向H电平变化。在比时刻t6晚的时刻t7处，控制信号A1开始从H电平向L电平变化，与此同时，控制信号B2从L电平向H电平变化。响应于控制信号A2、B1，在时刻t12(＞t6)处，MOS晶体管MA2、MB1同时从关断状态切换为导通状态。时刻t12相当于MOS晶体管MA2的栅端子的电压成为比接地电压高出一个阈值电压的时刻、而且相当于MOS晶体管MB1的栅端子的电压成为比电源电压低了一个阈值电压的时刻。
虽然MOS晶体管MA1、MB2为原有的导通状态，但在时刻t12处，已导通的MOS晶体管MA2使节点N1的电压从L电平上升，与此同时，已导通的MOS晶体管MB1使节点N2的电压从H电平下降。
响应于控制信号A1、B2，在时刻t13(＞t7＞t12)处，MOS晶体管MA1、MB2同时从导通状态切换为关断状态。时刻t13相当于MOS晶体管相当于MB2的栅端子的电压成为比电源电压低了一个阈值电压的时刻、而且相当于MOS晶体管MA1的栅端子的电压成为比接地电压高出一个阈值电压的时刻。利用MOS晶体管MA1、MB2的关断，已导通的MOS晶体管MA2使节点N1的电压上升到H电平，与此同时，已导通的MOS晶体管MB1使节点N2的电压下降到L电平。
在输入信号的从L电平向H电平的变化中，在时刻t12处，由于MOS晶体管MA1、MA2、MB1、MB2全部导通，故即使节点N2的电位下降，也不会经电阻R使节点N1的电位从L电平进一步下降，相反，即使节点N1的电位上升，也不会经电阻R使节点N2的电位从H电平进一步上升。
因而，按照输入信号X的从L电平向H电平的变化，输出信号Y1从L电平向H电平变化而不产生下冲，输出信号Y2从H电平向L电平变化而不产生上冲。于是，可抑制输出信号Y1、Y2的信号波形的紊乱。
如上所述，按照本实施例，这样来生成控制信号A1、A2、B1、B2，使得MOS晶体管MA1、MA2、MB1、MB2伴随信号X的电平变化而全部导通。这样就起到下述的作用此时，不会产生只有MOS晶体管MA1、MB1导通或只有MOS晶体管MA2、MB2导通的期间，可抑制输出信号Y1、Y2所产生的上冲和下冲。可避免在现有技术中看到的上冲和下冲等的波形的紊乱。
再有，在本实施例中，也可变更为将图4的逻辑电路21、22、23、24的输出信号分别供给MOS晶体管MA2、MA1、MB2、MB1的栅端子。此时，即使对于信号X的从L电平向H电平的变化和从H电平向L电平的变化的任一变化，也产生MOS晶体管MA1、MA2、MB1、MB2全部关断的期间。例如，假定MOS晶体管MA1、MB2导通，MOS晶体管MA2、MB1导通，节点N1、N2为L电平、H电平。如果输入信号X的逻辑电平变化，则这4个MOS晶体管全部关断。由此，不产生只有MOS晶体管MB1、MB2导通或只有MOS晶体管MA1、MA2导通的状态，可避免在现有技术中看到的波形的紊乱。但是，如果MOS晶体管MA1、MA2、MB1、MB2全部导通，则使节点N1、N2为浮置状态。此时，需要注意，存在因外部的原因而产生噪声的可能性。
此外，最好使由传输门15产生的延迟与倒相器16的响应延迟一致。但是，在不一致的情况下，控制信号A1、B2的电平变化的时序与控制信号A2、B1的电平变化的时序也分别不一致。但是，在保证以下的2点的情况下，由传输门15产生的延迟也可与倒相器16的响应延迟不同(1)使从控制信号A1从L电平向H电平开始变化的时刻到控制信号A2从L电平向H电平开始变化的时刻为止的期间的一部分与从控制信号B2从H电平向L电平开始变化的时刻到控制信号B1从H电平向L电平开始变化的时刻为止的期间的一部分在时间上重复，(2)使从控制信号A2从H电平向L电平开始变化的时刻到控制信号A1从H电平向L电平开始变化的时刻为止的期间的一部分与从控制信号B1从L电平向H电平开始变化的时刻到控制信号B2从L电平向H电平开始变化的时刻为止的期间的一部分在时间上重复。
此时，伴随输入信号X的逻辑电平的变化，也产生MOS晶体管MA1、MA2、MB1、MB2同时导通的期间。可避免如现有技术那样只有MOS晶体管MA1、MA2导通或只有MOS晶体管MB1、MB2导通的状态。于是，与现有技术相比，可在某种程度上抑制输出信号Y1、Y2上的上冲和下冲等，可改善输出信号的波形的紊乱。
实施例2.
图7示出了被用来代替图3的驱动电路12的另外的驱动电路40的电路结构。驱动电路40具备与图4相同的逻辑电路21、22(但是，对节点N5供给输入信号X)；传输门41，在其输入端接受NAND逻辑门31的输出的信号，从其输出端输出控制信号A1；传输门42，在其输入端接受NOR逻辑门33的输出的信号，从其输出端输出控制信号A2；CMOS倒相器44，在其输入端接受NAND逻辑门31的输出的信号，从其输出端输出控制信号B2；以及CMOS倒相器43，在其输入端接受NOR逻辑门33的输出的信号，从其输出端输出控制信号B1。
CMOS倒相器43、44的结构与图4的倒相器16的结构相同，传输门41、42的结构与图4的传输门15的结构相同。
驱动电路40与图4的电路相同，响应于输入信号X的从H电平向L电平的变化，控制信号A1在第1时刻处从L电平变化为H电平，控制信号A2在比第1时刻晚的第2时刻处从L电平变化为H电平，控制信号B2在与第1时刻为相同的时刻的第3时刻处从H电平变化为L电平，控制信号B1在与第2时刻为相同的时刻、比第3时刻晚的第4时刻处从H电平变化为L电平。而且，第1时刻与第2时刻之间的期间和第3时刻与第4时刻之间的期间在时间上重复。
此外，响应于输入信号X的从L电平向H电平的变化，控制信号A2在第5时刻处从H电平变化为L电平，控制信号A1在比第5时刻晚的第6时刻处从H电平变化为L电平，控制信号B1在与第5时刻为相同的时刻的第7时刻处从L电平变化为H电平，控制信号B2在与第6时刻为相同的时刻、比第7时刻晚的第8时刻处从L电平变化为H电平。而且，第5时刻与第6时刻之间的期间和第7时刻与第8时刻之间的期间在时间上重复。
此外，为了设计上的方便，也可将输入端连接到传输门41、42、倒相器43、44的各自的输出端上并连接对各门、倒相器输出的信号进行缓冲的缓冲电路、将该缓冲电路的输出分别作为控制信号A1、A2、B1、B2。
驱动电路40与实施例1相同，即使输入信号X的逻辑电平变化，输出信号Y1、Y2也不会引起上冲和下冲。此外，驱动电路40用比驱动电路12少的晶体管的数目来构成。因为NAND逻辑门、NOR逻辑门的每一个通常分别用各2个nMOS晶体管和pMOS晶体管来构成，故驱动电路40与驱动电路12相比，用pMOS晶体管、nMOS晶体管各为12个的合计为24个的少的晶体管的数目来构成。
本发明是一种半导体集成电路，具备第1导电型的第1MOS晶体管，具有连接到第1节点上的漏端子；与第1导电型不同的第2导电型的第2MOS晶体管，具有连接到第1节点上的漏端子；第1导电型的第3MOS晶体管，具有连接到第2节点上的漏端子和连接到第1MOS晶体管的源端子上的源端子；以及第2导电型的第4MOS晶体管，具有连接到第2节点上的漏端子和连接到第2MOS晶体管的源端子上的源端子，其中，由于供给第1至第4MOS晶体管的栅端子的控制信号伴随输入信号的逻辑电平的变化而产生使第1至第4MOS晶体管全部导通或全部关断的期间，故在第1和第2节点上可抑制上冲和下冲等的发生，因而，可抑制从第1和第2节点输出的信号的波形的紊乱。
权利要求
1.一种半导体集成电路，其特征在于具备第1导电型的第1MOS晶体管，具有连接到第1节点上的漏端子；与上述第1导电型不同的第2导电型的第2MOS晶体管，具有连接到上述第1节点上的漏端子；上述第1导电型的第3MOS晶体管，具有连接到第2节点上的漏端子和连接到上述第1MOS晶体管的源端子上的源端子；上述第2导电型的第4MOS晶体管，具有连接到上述第2节点上的漏端子和连接到上述第2MOS晶体管的源端子上的源端子；以及驱动电路，生成其逻辑电平响应于共同的输入信号而变化的第1至第4控制信号，分别供给上述第1至第4MOS晶体管的栅端子，上述第1控制信号响应于上述输入信号的从高电平向低电平的第1电平变化，在第1时刻处开始从低电平向高电平变化，响应于上述输入信号的从低电平向高电平的第2电平变化，在第2时刻处开始从高电平向低电平变化，上述第2控制信号响应于上述输入信号的上述第1电平变化，在比上述第1时刻晚的第3时刻处开始从低电平向高电平变化，响应于上述输入信号的上述第2电平变化，在比上述第2时刻早的第4时刻处开始从高电平向低电平变化，上述第3控制信号响应于上述输入信号的上述第1电平变化，在第5时刻处开始从高电平向低电平变化，响应于上述输入信号的上述第2电平变化，在第6时刻处开始从低电平向高电平变化，上述第4控制信号响应于上述输入信号的上述第1电平变化，在比上述第5时刻早的第7时刻处开始从高电平向低电平变化，响应于上述输入信号的上述第2电平变化，在比上述第6时刻晚的第8时刻处开始从低电平向高电平变化，上述第1时刻和第2时刻之间的期间的至少一部分与上述第5时刻和第6时刻之间的期间的至少一部分重复，上述第3时刻和第4时刻之间的期间的至少一部分与上述第7时刻和第8时刻之间的期间的至少一部分重复。
2.如权利要求1中所述的半导体集成电路，其特征在于上述第1、第2、第3和第4时刻分别与上述第7、第8、第5和第6时刻大体一致。
3.如权利要求1中所述的半导体集成电路，其特征在于上述第1和第2MOS晶体管是n沟道型MOS晶体管，上述第3和第4MOS晶体管是p沟道型MOS晶体管。
4.一种半导体集成电路，其特征在于具备第1导电型的第1MOS晶体管，具有连接到第1节点上的漏端子；与上述第1导电型不同的第2导电型的第2MOS晶体管，具有连接到上述第1节点上的漏端子；上述第1导电型的第3MOS晶体管，具有连接到第2节点上的漏端子和连接到上述第1MOS晶体管的源端子上的源端子；上述第2导电型的第4MOS晶体管，具有连接到上述第2节点上的漏端子和连接到上述第2MOS晶体管的源端子上的源端子；以及驱动电路，生成第1至第4控制信号，分别将上述第1至第4控制信号供给上述第1至第4MOS晶体管的栅端子，其中，上述第1和第2控制信号分别响应于输入信号的从高电平向低电平的第1电平变化，从低电平向高电平变化，响应于上述输入信号的从低电平向高电平的第2电平变化，从高电平向低电平变化，上述第3和第4控制信号分别响应于上述输入信号的上述第1电平变化，从高电平向低电平变化，响应于上述输入信号的上述第2电平变化，从低电平向高电平变化，上述驱动电路分别至少具备下述1个电路第1逻辑电路，由第1延迟电路和NAND逻辑门构成，其中，上述第1延迟电路的输入端连接到其电压随上述输入信号的电压变化而变化的节点上，上述第1延迟电路使其输入端的电压的变化延迟后输出，上述NAND逻辑门的第1输入端连接到上述第1延迟电路的输入端上，第2输入端连接到上述第1延迟电路的输出端上，输出NAND逻辑；以及第2逻辑电路，由第2延迟电路和NOR逻辑门构成，其中，上述第2延迟电路的输入端连接到其电压随上述输入信号的电压变化而变化的节点上，上述第2延迟电路使其输入端的电压的变化延迟后输出，上述NOR逻辑门的第1输入端连接到上述第2延迟电路的输入端上，第2输入端连接到上述第2延迟电路的输出端上，输出NOR逻辑，根据从上述至少1个第1逻辑电路输出的NAND逻辑和从上述至少1个第2逻辑电路输出的NOR逻辑，生成上述第1至第4控制信号。
5.如权利要求4中所述的半导体集成电路，其特征在于上述驱动电路还具有接受上述输入信号并输出其反转信号的倒相电路和接受上述输入信号并输出的传输门，而且具备各2个上述第1逻辑电路和第2逻辑电路，再者，上述倒相电路的输出连接到上述2个第1逻辑电路的一方的第1延迟电路的输入端和上述2个第2逻辑电路的一方的第2延迟电路上，上述传输门的输出连接到上述2个第1逻辑电路的另一方的第1延迟电路的输入端和上述2个第2逻辑电路的另一方的第2延迟电路上。
6.如权利要求1至权利要求5的任一项中所述的半导体集成电路，其特征在于在上述第1节点与第2节点之间连接电阻元件。
全文摘要
本发明的课题是提供在根据输入的信号使输出信号的逻辑电平变化时可抑制该输出信号的信号波形的紊乱的半导体集成电路。驱动电路12生成按照输入信号X的从H至L的变化分别从L至H变化、按照输入信号X的从L至H的变化分别从H至L变化的控制信号A1、A2以及按照输入信号X的从H至L的变化分别从H至L变化、按照输入信号X的从L至H的变化分别从L至H变化的控制信号B1、B2，分别供给MOS晶体管MA1、MA2、MB1、MB2的栅端子。调整这4个控制信号A1～B2的逻辑电平的变化时序，以便产生4个MOS晶体管MA1～MB2同时导通或关断的期间。
文档编号H03K17/687GK1393995SQ0212062
公开日2003年1月29日 申请日期2002年5月27日 优先权日2001年6月28日
发明者内木英喜, 近藤晴房 申请人:三菱电机株式会社