专利名称：高速锁存电路的制作方法
技术领域：
本发明涉及一种锁存电路，尤指一种触发时间较短的高速锁存电路。
背景技术：
锁存，就是把信号暂存以维持某种电平状态。锁存器，就是输出端的状态不会随输 入端的状态变化而变化，仅在有锁存信号时输入的状态被保存到输出，直到下一个锁存信 号到来时才改变。对于高速锁存器而言，在信号触发的半个周期内，需要保持输入信号的稳定，一旦 输入信号的完整性受到其他因素的干扰，将可能造成误触发。
发明内容
鉴于以上内容，有必要提供一种触发时间较短的高速锁存电路。一种高速锁存电路，包括一用于锁存输入信号的锁存单元、一与所述锁存单元相 连的信号输入单元及一与所述信号输入单元相连的时钟控制单元，所述时钟控制单元包括 一第一开关元件、一与所述第一开关元件相连的第二开关元件及一与所述第二开关元件相 连的反相器，所述第一开关元件与所述反相器共同连接一时钟信号输入端。相对现有技术，本发明高速锁存电路结构简单，减少了信号的触发时间，降低了误 触发概率。
图1为本发明高速锁存电路较佳实施方式的电路图。图2为本发明高速锁存电路较佳实施方式的工作原理示意图。
具体实施例方式请参阅图1，本发明高速锁存电路较佳实施方式包括一锁存单元、一连接该锁存单 元的信号输入单元及一连接该信号输入单元的时钟控制单元。该时钟控制单元包括一时钟信号输入端CLK、一连接该时钟信号输入端CLK的反 相器INV、一连接该时钟信号输入端CLK的第一开关元件及一连接该反相器INV的第二开关 元件。该信号输入单元包括一第一信号输入端DP、一连接该第一信号输入端的第三开关 元件、一第二信号输入端DN及一连接该第二信号输入端DN的第四开关元件。该锁存单元包括一第五开关元件、一第六开关元件、一第七开关元件、一第八开关 元件、一第一信号输出端QN及一第二信号输出端QP。在本实施方式中，该第一开关元件为一第一场效应管Q1，该第二开关元件为一第 二场效应管Q2，该第三开关元件为一第三场效应管Q3，该第四开关元件为一第四场效应管 Q4，该第五开关元件为一第五场效应管Q5，该第六开关元件为一第六场效应管Q6，该第七开关元件为一第七场效应管Q7，该第八开关元件为一第八场效应管Q8。且第一场效应管 Q1、第二场效应管Q2、第三场效应管Q3、第四场效应管Q4、第五场效应管Q5及第六场效应管 Q6为N型场效应管(NMOS)，第七场效应管Q7及第六场效应管Q8为P型场效应管(PMOS)。在 其它实施方式中，开关元件可根据需要变更为能够实现同样功能的其它开关元件或电路。本发明高速锁存电路较佳实施方式的具体连接关系如下该时钟控制单元中的该 时钟信号输入端CLK分别连接该第一场效应管Ql的栅极与该反相器INV的输入端，该第一 场效应管Ql的源极连接一接地端VSS，其漏极连接该第二场效应管Q2的源极，该第二场效 应管Q2的栅极连接该反相器INV的输出端，其漏极连接该信号输入单元中第三场效应管Q3 的源极及第四场效应管Q4的源极。该第三场效应管Q3的栅极连接该第一信号输入端DP， 其漏极连接该锁存单元中第五场效应管Q5的源极，该第四场效应管Q4的栅极连接该第二 信号输入端DN，其漏极连接该锁存单元中第六场效应管Q6的源极。该第一信号输出端QN 与该第五场效应管Q5的漏极、该第六场效应管Q6的栅极、该第七场效应管Q7的漏极及该 第八场效应管Q8的栅极相连，该第二信号输出端QP与该第五场效应管Q5的栅极、该第六 场效应管Q6的漏极、该第七场效应管Q7的栅极及该第八场效应管Q8的漏极相连。该第七 场效应管Q7的源极及该第八场效应管Q8的源极共同连接一电源端VDD。请参阅图2，本发明高速锁存电路较佳实施方式的工作原理如下当该时钟信号 输入端CLK输入一第一时钟信号至该第一场效应管Ql及该反相器INV时，该第一时钟信号 经过该反相器INV输出一反相的第二时钟信号至该第二场效应管Q2，从而导致该第二时钟 信号与该第一时钟信号之间具有一定延迟，只有当第一时钟信号与第二时钟信号都为高电 平信号时，该第一场效应管Ql与该第二场效应管Q2都导通，该时钟控制单元处于有效状 态；当第一时钟信号与第二时钟信号其中之一为低电平信号时，该时钟控制单元处于无效 状态。信号输入单元的第一信号输入端DP与第二信号输入端DN共同输入一对差分信 号，并通过锁存单元进行锁存，当该时钟控制单元处于有效状态时，将产生使能信号并进行 触发，此时，锁存单元的第一信号输出端QN与第二信号输出端QP共同输出一对差分信号， 且输出的差分信号与输入的差分信号电平高低相同；当该时钟控制单元处于无效状态时， 第一信号输出端QN与第二信号输出端QP输出的差分信号将维持原来的状态，直到该时钟 控制单元的下一个有效状态来临。综上所述，在现有技术中，信号的触发时间为一个时钟信号的高电平时间，即半个 时钟周期的时间。而本发明将信号的触发时间缩短为一固定的相对延迟时间，即第二时钟 信号相对于第一时钟信号的延迟时间。且在大多数情况下，该延迟时间远远小于半个时钟 周期，缩短的触发时间意味着更快的响应速度。本发明高速锁存电路结构简单，减少了信号的触发时间，降低了误触发概率。
权利要求
一种高速锁存电路，其特征在于所述高速锁存电路包括一用于锁存输入信号的锁存单元、一与所述锁存单元相连的信号输入单元及一与所述信号输入单元相连的时钟控制单元，所述时钟控制单元包括一第一开关元件、一与所述第一开关元件相连的第二开关元件及一与所述第二开关元件相连的反相器，所述第一开关元件与所述反相器共同连接一时钟信号输入端。
2.如权利要求1所述的高速锁存电路，其特征在于所述第一开关元件为一第一场效 应管，所述第二开关元件为一第二场效应管。
3.如权利要求2所述的高速锁存电路，其特征在于所述第一场效应管的栅极与所述 反相器的一输入端共同连接所述时钟信号输入端，所述第一场效应管的源极连接一接地 端，其漏极连接所述第二场效应管的源极，所述第二场效应管的栅极连接所述反相器的一 输出端，其漏极连接所述信号输入单元。
4.如权利要求3所述的高速锁存电路，其特征在于所述时钟信号输入端输入一第一 时钟信号至所述第一场效应管及所述反相器，所述第一时钟信号经过所述反相器输出一反 相的第二时钟信号至所述第二场效应管。
5.如权利要求4所述的高速锁存电路，其特征在于当所述第一时钟信号与所述第二 时钟信号都为高电平信号时，所述第一场效应管与所述第二场效应管都导通，所述时钟控 制单元处于有效状态；当所述第一时钟信号与所述第二时钟信号其中之一为低电平信号 时，所述时钟控制单元处于无效状态。
6.如权利要求5所述的高速锁存电路，其特征在于所述信号输入单元包括一第一信 号输入端及一第二信号输入端，所述锁存单元包括一第一信号输出端及一第二信号输出 端，所述第一信号输入端与所述第二信号输入端共同输入一对差分信号，所述第一信号输 出端与所述第二信号输出端共同输出一对差分信号。
7.如权利要求6所述的高速锁存电路，其特征在于当所述时钟控制单元处于有效状 态时，所述第一信号输出端与所述第二信号输出端输出的差分信号与输入的差分信号电平 高低相同；当所述时钟控制单元处于无效状态时，所述第一信号输出端与所述第二信号输 出端输出的差分信号将维持原来的状态，直到所述时钟控制单元的下一个有效状态来临。
全文摘要
一种高速锁存电路，包括一用于锁存输入信号的锁存单元、一与所述锁存单元相连的信号输入单元及一与所述信号输入单元相连的时钟控制单元，所述时钟控制单元包括一第一开关元件、一与所述第一开关元件相连的第二开关元件及一与所述第二开关元件相连的反相器，所述第一开关元件与所述反相器共同连接一时钟信号输入端。本发明结构简单，减少了信号的触发时间，降低了误触发概率。
文档编号H03K3/013GK101977036SQ20101028837
公开日2011年2月16日 申请日期2010年9月21日 优先权日2010年9月21日
发明者全勇, 武国胜 申请人:四川和芯微电子股份有限公司