专利名称：一种单相时钟传输管绝热逻辑电路及全加器和5-2压缩器的制作方法
技术领域：
本发明涉及一种5-2压缩器，尤其是涉及一种单相时钟传输管绝热逻辑电路及全 加器和5-2压缩器。
背景技术：
目前超大规模集成电路设计工艺已进入了纳米阶段，无论从芯片本身的性能与成 本考虑，还是电子产品市场的角度考虑，功耗已经逐渐成为集成电路性能的一个关键指标。 低功耗集成电路设计已成为目前集成电路设计的热点和难点。传统CMOS电路采用直流电 源供电，它的能量是以电能到热能的不可逆形式转换，虽然可通过降低电源电压，降低节点 电容及减少开关冗余跳变来降低功耗，但其功耗节省幅度有限。能量恢复型电路也称绝热 电路，是近十几年来兴起的一种全新的低功耗技术，它是从改变能量转换的角度来获得低 功耗的一种新型集成电路设计技术，其基本原理是采用交流电源供电，通过回收节点电容 的电荷，重复利用电路中的能量，从而实现低功耗，因此能量恢复型数字集成电路的能耗显 著降低。绝热电路经过近十几年的发展，在电路设计上已经取得很大的成果，目前已提出了 很多绝热逻辑电路类型，如PAL-2N、ECRL、2N-2N2P，CAL和CPAL等。这些电路都有很好的低 功耗特性，但是这些电路都需要多相交流功率时钟。多相交流功率时钟产生电路需产生多 个具有固定相位差的正弦功率时钟，电路结构复杂，增加了电路功耗。另外采用多相交流功 率时钟的绝热电路需要在电路中插入很多缓冲器，以实现正确的流水线操作，这无疑又增 加了电路的功耗，并且电路面积也会因此而增大。
发明内容
本发明所要解决的技术问题是提供一种单相时钟传输管绝热逻辑电路及全加器 和5-2压缩器，其时钟电路更容易产生，电路的面积大大减小，具有正确的逻辑功能及低功 耗特征。本发明解决上述技术问题所采用的技术方案为一种单相时钟传输管绝热逻辑电 路，包括逻辑赋值电路和能量恢复电路，所述的能量恢复电路由两个PMOS管即第一pMOS管 和第二 pMOS管构成，所述的第一 pMOS管的源极和所述的第二 pMOS管的源极并接于功率 时钟端，所述的第一 PMOS管的漏极与第一 nMOS管的源极连接，所述的第二 pMOS管的漏极 与第二 nMOS管的源极连接，所述的第一 nMOS管的漏极与所述的第二 nMOS管的漏极并接 于地，所述的第二 PMOS管的栅极、所述的第二 nMOS管的栅极和所述的第一 pMOS管的漏极 并接于信号输出端，所述的第一 PMOS管的栅极、所述的第一 nMOS管的栅极和所述的第二 PMOS管的漏极并接于反相信号输出端，所述的信号输出端与第三nMOS管的源极连接，所述 的第三nMOS管的栅极与辅助时钟信号端连接，所述的反相信号输出端与第四nMOS管的源 极连接，所述的第四nMOS管的栅极与反相辅助时钟信号端连接，所述的逻辑赋值电路由四 个nMOS传输管即第五nMOS管、第六nMOS管、第七nMOS管和第八nMOS管构成，所述的第五 nMOS管的源极和第六nMOS管的源极与所述的第三nMOS管的漏极连接，所述的第七nMOS管的源极和所述的第八nMOS管的源极与所述的第四nMOS管的漏极连接，所述的第五nMOS管 的漏极与第一信号输入端连接，所述的第六nMOS管的漏极与第二信号输入端连接，所述的 第七nMOS管的漏极与第三信号输入端连接，所述的第八nMOS管的漏极与第四信号输入端 连接，所述的第五nMOS管的栅极和所述的第八nMOS管的栅极并接于第五信号输入端，所述 的第六nMOS管的栅极和所述的第七nMOS管的栅极并接于第六信号输入端。
使用上述的单相时钟传输管绝热逻辑电路的全加器，包括进位信号产生电路和求 和信号产生电路，所述的进位信号产生电路由第一单相时钟传输管绝热逻辑电路和8个 nMOS管即第九nMOS管、第十nMOS管、第i^一 nMOS管、第十二 nMOS管、第十三nMOS管、第 十四nMOS管、第十五nMOS管和第十六nMOS管构成，所述的第一单相时钟传输管绝热逻辑 电路包括第一逻辑赋值电路和第一能量恢复电路，所述的第一能量恢复电路由两个PMOS 管即第一 pMOS管和第二 pMOS管构成，所述的第一 pMOS管的漏极与第一 nMOS管的源极连 接，所述的第二 PMOS管的漏极与第二 nMOS管的源极连接，所述的第一 nMOS管的漏极与所 述的第二 nMOS管的漏极并接于地，所述的第二 pMOS管的栅极、所述的第二 nMOS管的栅极 和所述的第一 PMOS管的漏极并接于进位信号输出端，所述的第一 pMOS管的栅极、所述的第 一 nMOS管的栅极和所述的第二 pMOS管的漏极并接于反相进位信号输出端，所述的进位信 号输出端与第三nMOS管的源极连接，所述的反相进位信号输出端与第四nMOS管的源极连 接，所述的第一逻辑赋值电路由四个nMOS传输管即第五nMOS管、第六nMOS管、第七nMOS 管和第八nMOS管构成，所述的第五nMOS管的源极和第六nMOS管的源极与所述的第三nMOS 管的漏极连接，所述的第七nMOS管的源极和所述的第八nMOS管的源极与所述的第四nMOS 管的漏极连接，所述的第五nMOS管的漏极与所述的第九nMOS管的源极和所述的第十nMOS 管的源极并接，所述的第六nMOS管的漏极与所述的第十一 nMOS管的源极和所述的第十二 nMOS管的源极并接，所述的第七nMOS管的漏极与所述的第十三nMOS管的源极和所述的第 十四nMOS管的源极并接，所述的第八nMOS管的漏极与所述的第十五nMOS管的源极和所述 的第十六nMOS管的源极并接，所述的求和信号产生电路由第二单相时钟传输管绝热逻辑 电路和8个nMOS管即第二十五nMOS管、第二十六nMOS管、第二十七nMOS管、第二十八nMOS 管、第二十九nMOS管、第三十nMOS管、第三i^一 nMOS管和第三十二 nMOS管构成，所述的第 二单相时钟传输管绝热逻辑电路包括第二逻辑赋值电路和第二能量恢复电路，所述的第二 能量恢复电路由两个PMOS管即第三pMOS管和第四pMOS管构成，所述的第三pMOS管的漏极 与第十七nMOS管的源极连接，所述的第四pMOS管的漏极与第十八nMOS管的源极连接，所 述的第十七nMOS管的漏极与所述的第十八nMOS管的漏极并接于地，所述的第四pMOS管的 栅极、所述的第十八nMOS管的栅极和所述的第三pMOS管的漏极并接于求和信号输出端，所 述的第三pMOS管的栅极、所述的第十七nMOS管的栅极和所述的第四pMOS管的漏极并接于 反相求和信号输出端，所述的求和信号输出端与第十九nMOS管的源极连接，所述的反相求 和信号输出端与第二十nMOS管的源极连接，所述的第二逻辑赋值电路由四个nMOS传输管 即第二i^一 nMOS管、第二十二 nMOS管、第二十三nMOS管和第二十四nMOS管构成，所述的 第二十一 nMOS管的源极和第二十二 nMOS管的源极与所述的第十九nMOS管的漏极连接， 所述的第二十三nMOS管的源极和第二十四nMOS管的源极与所述的第二十nMOS管的漏极 连接，所述的第二十一 nMOS管的漏极与所述的第二十五nMOS管的源极和所述的第二十六 nMOS管的源极并接，所述的第二十二 nMOS管的漏极与所述的第二十七nMOS管的源极和所述的第二十八nMOS管的源极并接，所述的第二十三nMOS管的漏极与所述的第二十九nMOS 管的源极和所述的第三十nMOS管的源极并接，所述的第二十四nMOS管的漏极与所述的第 三十一 nMOS管的源极和所述的第三十二 nMOS管的源极并接，所述的第一 pMOS管的源极、 所述的第二 PMOS管的源极、所述的第三pMOS管的源极和所述的第四pMOS管的源极并接于 功率时钟端，所述的第三nMOS管的栅极和所述的第十九nMOS管的栅极与辅助时钟信号端 连接，所述的第四nMOS管的栅极和所述的第二十nMOS管的栅极与反相辅助时钟信号端连 接，所述的第六nMOS管的栅极、所述的第七nMOS管的栅极、所述的第九nMOS管的漏极、所 述的第十一 nMOS管的漏极、所述的第二十五nMOS管的漏极、所述的第二十七nMOS管的漏 极、所述的第二十九nMOS管的漏极和所述的第三十一 nMOS管的漏极并接于第一加数输入 端，所述的第五nMOS管的栅极、所述的第八nMOS管的栅极、所述的第十三nMOS管的漏极、 所述的第十五nMOS管的漏极、所述的第二十六nMOS管的漏极、所述的第二十八nMOS管的 漏极、所述的第三十nMOS管的漏极和所述的第三十二 nMOS管的漏极并接于第一加数反相 输入端，所述的第十nMOS管的栅极、所述的第十一 nMOS管的栅极、所述的第十三nMOS管的 栅极、所述的第十六nMOS管的栅极、所述的第二十六nMOS管的栅极、所述的第二十七nMOS 管的栅极、所述的第三十nMOS管的栅极和所述的第三十一 nMOS管的栅极并接于第二加数 输入端，所述的第九nMOS管的栅极、所述的第十二 nMOS管的栅极、所述的第十四nMOS管的 栅极、所述的第十五nMOS管的栅极、所述的第二十五nMOS管的栅极、所述的第二十八nMOS 管的栅极、所述的第二十九nMOS管的栅极和所述的第三十二 nMOS管的栅极并接于第二加 数反相输入端，所述的第十nMOS管的漏极、所述的第十二 nMOS管的漏极、所述的第二十二 nMOS管的栅极和所述的第二十三nMOS管的栅极并接于第三加数输入端，所述的第十四 nMOS管的漏极、所述的第十六nMOS管的漏极、所述的第二十一 nMOS管的栅极和所述的第 二十四nMOS管的栅极并接于第三加数反相输入端。使用上述的全加器的5-2压缩器，它由第一全加器、第二全加器和第三全加器级 联而成，所述的第一全加器的第一加数输入端与第一个输入信号连接，所述的第一全加器 的第二加数输入端与第二个输入信号连接，所述的第一全加器的第三加数输入端与第三个 输入信号连接，所述的第二全加器的第一加数输入端与上一级5-2压缩器的第一全加器的 进位信号输出端连接，所述的第二全加器的第二加数输入端与所述的第一全加器的求和信 号输出端连接，所述的第二全加器的第三加数输入端与第四个输入信号连接，所述的第三 全加器的第一加数输入端与上一级5-2压缩器的第二全加器的进位信号输出端连接，所述 的第三全加器的第二加数输入端与所述的第二全加器的求和信号输出端连接，所述的第三 全加器的第三加数输入端与第五个输入信号连接。与现有技术相比，本发明的优点在于本发明的单相时钟传输管绝热逻辑电路结合 单相功率时钟绝热逻辑(CAL)及互补传输管逻辑(CPL)的优点，仅需同一个功率时钟CLK， 而辅助时钟(CX和孜)交替控制每一级逻辑电路，其频率是功率时钟CLK频率的一半；只 需改变图1中CAL-CPL逻辑赋值部分的四个传输管的输入信号的接法，而不必要改变基本 电路的结构，即可得到如图2、图3和图4所示的2输入与门，2输入或门，2输入异或门。本发明的全加器使用单相功率时钟，减小了时钟电路的复杂度，这样时钟电路更 容易产生，同时电路的面积也可以大大减小。另外，由于本发明电路的逻辑赋值电路部分运 用的是CPL电路的结构，该电路结构具有模块化的特点，它们都采取完全相同的拓扑结构，只是输入的排列不同，因此电路的设计比较简单，结构也比较规范，这使得这类单元库的设 计非常简单，电路的面积也更小。与传统的基于静态CMOS的全加器电路相比，由于本发明 的单元电路具有相同的电路结构，故其电路的延时，连线和面积都相对减小。本发明将单相绝热全加器电路应用到乘法器的单元电路5-2压缩器中，5-2压缩 器电路仅由全加器构成，电路结构简单规范。相比于4-2压缩器，5-2压缩器一次可压缩的 位数更多，这样可以减少压缩器的个数，优化乘法器电路的结构，同时，由于绝热电路具有 更低的功耗，这样可以实现低功耗乘法器的设计。对单相绝热全加器和5-2压缩器进行仿 真验证，仿真结果证明它们具有正确的逻辑功能及低功耗特征。采用PTM 90nm及PTM 45nm CMOS工艺器件参数，对上述单相绝热全加器及5-2压 缩器进行功能模拟。图7给出了基于单相传输管时钟绝热逻辑的单相绝热全加器的模拟波 形，模拟结果表明基于单相时钟传输管绝热逻辑的单相绝热全加器具有正确的逻辑功能， 图8和图9分别给出了本发明的单相绝热全加器电路与静态CMOS全加器在不同工作频率 下，每周期能耗的比较，与静态CMOS的全加器相比，由图8和图9可知，本发明的单相绝热 全加器电路具有很好的低功耗效果。图10是本发明的5-2压缩器的结构示意图，图11是5-2压缩器在给定的五个输 入及两个前级进位信号下的功能模拟图，模拟结果表明本发明的单相绝热5-2压缩器具有 正确的逻辑功能。图12和图13分别是三种不同逻辑结构的5-2压缩器(单相时钟传输管 绝热5-2压缩器，单相时钟绝热逻辑CAL 5-2压缩器及静态CMOS 5_2压缩器)，在不同工艺 及不同工作频率下每周期的能耗比较图。90nm CMOS工艺下，在100MHz工作频率下，单相 时钟传输管绝热5-2压缩器相对于静态CMOS 5-2压缩器，每周期能耗节省约72. 8%,45nm CMOS工艺下，在100MHz工作频率下，单相时钟传输管绝热5-2压缩器相对于静态CMOS 5-2 压缩器，每周期能耗节省约63. 6%。同时我们也将基于CAL-CPL的5_2压缩器相对于基于 CAL的5-2压缩器在相同工作频率下的能耗节省情况做了比较，90nm CMOS工艺下，功耗节 省率最大可达到18. 34%,45nm CMOS工艺下，功耗节省率最大可达到15.01%。
图1为单相传输管时钟绝热逻辑基本电路的结构示意图、表示符号图和时钟图；图2为单相传输管时钟绝热逻辑与门的结构示意图和表示符号图；图3为单相传输管时钟绝热逻辑或门的结构示意图和表示符号图；图4为单相传输管时钟绝热逻辑异或门的结构示意图和表示符号图；图5为基于CAL-CPL的单相绝热全加器表示符号图；图6(a)为基于CAL-CPL的单相绝热全加器的进位信号产生电路；图6 (b)为基于CAL-CPL的单相绝热全加器的求和信号产生电路；图7为本发明全加器的功能模拟波形；图8为本发明全加器在90nm工艺时不同工作频率下与静态CMOS全加器每周期的 能耗比较图；图9为本发明全加器在45nm工艺时不同工作频率下与静态CMOS全加器每周期的 能耗比较图；图10为本发明5-2压缩器的结构示意图11为本发明5-2压缩器的功能模拟波形；图12为本发明5-2压缩器在90nm工艺时不同工作频率下与静态CMOS5-2压缩 器每周期的能耗比较图；图13为本发明5-2压缩器在45nm工艺时不同工作频率下与静态CMOS5-2压缩 器每周期的能耗比较图。
具体实施例方式以下结合附图实施例对本发明作进一步详细描述。实施例一如图1所示，单相时钟传输管绝热逻辑电路，由逻辑赋值电路和能量恢 复电路组成，其中能量恢复电路由第一 PMOS管Pl和第二 pMOS管P2构成，钳位由第一 nMOS 管附和第二 nMOS管N2构成，用于避免输出节点悬空，CX是用于控制输入信号而引入的辅 助时钟信号，它是通过第三nMOS管N3和第四nMOS管N4来控制，第一 pMOS管Pl和第二 PMOS管P2的源极都连接到功率时钟端CLK，衬底连接到高电平上，第一 pMOS管Pl的漏极 与第一 nMOS管附的源极连接，第二 pMOS管P2的漏极与第二 nMOS管N2的源极连接，第 一 nMOS管附的漏极与第二 nMOS管N2的漏极并接于地，第二 pMOS管P2的栅极、第二 nMOS 管N2的栅极和第一 pMOS管Pl的漏极并接于信号输出端0UT，第一 pMOS管Pl的栅极、第一 nMOS管m的栅极和第二 pMOS管P2的漏极并接于反相信号输出端丽，信号输出端OUT与 第三nMOS管N3的源极连接，第三nMOS管N3的栅极与辅助时钟信号端CX连接，反相信号 输出端—与第四nMOS管N4的源极连接，第四nMOS管N4的栅极与反相辅助时钟信号端 压连接，逻辑赋值电路由四个nMOS传输管即第五nMOS管N5、第六nMOS管N6、第七nMOS管 N7和第八nMOS管N8构成，第五nMOS管N5的源极和第六nMOS管N6的源极与第三nMOS管 N3的漏极连接，第七nMOS管N7的源极和第八nMOS管N8的源极与第四nMOS管N4的漏极 连接，第五nMOS管N5的漏极与第一信号输入端mi连接，第六nMOS管N6的漏极与第二信 号输入端IN2连接，第七nMOS管N7的漏极与第三信号输入端IN3连接，第八nMOS管N8的 漏极与第四信号输入端IN4连接，第五nMOS管N5的栅极和第八nMOS管N8的栅极并接于 第五信号输入端IN5，第六nMOS管N6的栅极和第七nMOS管N7的栅极并接于第六信号输入 端 IN6。本实施例中的单相时钟传输管绝热逻辑电路，只需改变输入端口的赋值，就可以 得到如图2所示2输入与门、图3所示的2输入或门和图4所示的2输入异或门。实施例二 本发明的单相绝热全加器的符号图如图5所示，A，B, Ci是全加器的三 个加数输入端口，CLK是功率时钟端，CX是辅助时钟信号端，C是全加器的进位信号输出端， S是全加器的求和信号输出端，它是由进位信号产生电路和求和信号产生电路组成，进位 信号产生电路如图6 (a)所示，由第一单相时钟传输管绝热逻辑电路和8个nMOS管即第九 nMOS管N9、第十nMOS管附0、第i^一 nMOS管附1、第十二 nMOS管附2、第十三nMOS管附3、 第十四nMOS管附4、第十五nMOS管N15和第十六nMOS管N16构成，第一单相时钟传输管 绝热逻辑电路包括第一逻辑赋值电路和第一能量恢复电路，第一能量恢复电路由第一 PMOS 管Pl和第二 pMOS管P2构成，钳位由第一 nMOS管附和第二 nMOS管N2构成，用于避免输 出节点悬空，第一 PMOS管Pl的漏极与第一 nMOS管m的源极连接，第二 pMOS管P2的漏极 与第二 nMOS管N2的源极连接，第一 nMOS管附的漏极与第二 nMOS管N2的漏极并接于地，第二 pMOS管P2的栅极、第二 nMOS管N2的栅极和第一 pMOS管Pl的漏极并接于进位信号 输出端C，第一 pMOS管Pl的栅极、第一 nMOS管m的栅极和第二 pMOS管P2的漏极并接于
反相进位信号输出端5，进位信号输出端C与第三nMOS管N3的源极连接，反相进位信号输
出端忑与第四nMOS管N4的源极连接，所述的第一逻辑赋值电路由四个nMOS传输管即第五 nMOS管N5、第六nMOS管N6、第七nMOS管N7和第八nMOS管N8构成，第五nMOS管N5的源 极和第六nMOS管N6的源极与第三nMOS管N3的漏极连接，第七nMOS管N7的源极和第八 nMOS管N8的源极与第四nMOS管N4的漏极连接，第五nMOS管N5的漏极与第九nMOS管N9 的源极和第十nMOS管WO的源极并接，第六nMOS管N6的漏极与第i^一 nMOS管mi的源 极和第十二 nMOS管W2的源极并接，第七nMOS管N7的漏极与第十三nMOS管W3的源极 和第十四nMOS管W4的源极并接，第八nMOS管N8的漏极与第十五nMOS管W5的源极和 第十六nMos管me的源极并接，求和信号产生电路如图6(b)所示，由第二单相时钟传输管 绝热逻辑电路和8个nMOS管即第二十五nMOS管N25、第二十六nMOS管N26、第二十七nMOS 管N27、第二十八nMOS管N28、第二十九nMOS管N29、第三十nMOS管N30、第三^^一 nMOS管 N31和第三十二 nMOS管N32构成，第二单相时钟传输管绝热逻辑电路包括第二逻辑赋值电 路和第二能量恢复电路，第二能量恢复电路由两个PMOS管即第三pMOS管P3和第四pMOS 管P4构成，钳位由第十七nMOS管N17和第十八nMOS管N18构成，用于避免输出节点悬空， 第三pMOS管P3的漏极与第十七nMOS管附7的源极连接，第四pMOS管P2的漏极与第十八 nMOS管附8的源极连接，第十七nMOS管附7的漏极与第十八nMOS管附8的漏极并接于地， 第四pMOS管P4的栅极、第十八nMOS管N18的栅极和第三pMOS管P3的漏极并接于求和信 号输出端S，第三pMOS管P3的栅极、第十七nMOS管W7的栅极和第四pMOS管P4的漏极并 接于反相求和信号输出端乙求和信号输出端S与第十九nMOS管W9的源极连接，反相求 和信号输出端及与第二十nMOS管N20的源极连接，第二逻辑赋值电路由四个nMOS传输管 即第二i^一 nMOS管N21、第二十二 nMOS管N22、第二十三nMOS管N23和第二十四nMOS管 N24构成，第二i^一 nMOS管N20的源极和第二十二 nMOS管N20的源极与第十九nMOS管N20 的漏极连接，第二十三nMOS管N20的源极和第二十四nMOS管N20的源极与第二十nMOS管 N20的漏极连接，第二i^一 nMOS管N21的漏极与第二十五nMOS管N25的源极和第二十六 nMOS管N26的源极并接，第二十二 nMOS管N22的漏极与第二十七nMOS管N27的源极和第 二十八nMOS管N28的源极并接，第二十三nMOS管N23的漏极与第二十九nMOS管N29的源 极和第三十nMOS管N30的源极并接，第二十四nMOS管N24的漏极与第三i^一 nMOS管N31 的源极和第三十二 nMOS管N32的源极并接，第一 pMOS管的源极、第二 pMOS管的源极、第三 PMOS管的源极和第四pMOS管的源极并接于功率时钟端CLK，第三nMOS管N3的栅极和第 十九nMOS管N19的栅极与辅助时钟信号端CX连接，第四nMOS管N4的栅极和第二十nMOS 管N20的栅极与反相辅助时钟信号端压连接，第六nMOS管N6的栅极、第七nMOS管N7的 栅极、第九nMOS管N9的漏极、第i^一 nMOS管mi的漏极、第二十五nMOS管N25的漏极、 第二十七nMOS管N27的漏极、第二十九nMOS管N29的漏极和第三i^一 nMOS管N31的漏 极并接于第一加数输入端A，第五nMOS管N5的栅极、第八nMOS管N8的栅极、第十三nMOS 管附3的漏极、第十五nMOS管W5的漏极、第二十六nMOS管N26的漏极、第二十八nMOS管 N28的漏极、第三十nMOS管N30的漏极和第三十二 nMOS管N32的漏极并接于第一加数反相输入端2，第十nMOS管WO的栅极、第i^一 nMOS管mi的栅极、第十三nMOS管附3的 栅极、第十六nMOS管N16的栅极、第二十六nMOS管N26的栅极、第二十七nMOS管N27的栅 极、第三十nMOS管N30的栅极和第三十一 nMOS管N31的栅极并接于第二加数输入端B，第 九nMOS管N9的栅极、第十二 nMOS管N12的栅极、第十四nMOS管N14的栅极、第十五nMOS 管附5的栅极、第二十五nMOS管N25的栅极、第二十八nMOS管N28的栅极、第二十九nMOS 管N29的栅极和第三十二 nMOS管N32的栅极并接于第二加数反相输入端云，第十nMOS管 NlO的漏极、第十二 nMOS管附2的漏极、第二十二 nMOS管N22的栅极和第二十三nMOS管 N23的栅极并接于第三加数输入端Ci，第十四nMOS管W4的漏极、第十六nMOS管W6的漏 极、第二十一 nMOS管N21的栅极和第二十四nMOS管N24的栅极并接于第三加数反相输入 端Ci。相比于静态CMOS全加器电路及CAL逻辑的全加器电路，本发明的单相绝热全加器 电路的结构很规则，进位信号产生电路和求和信号产生电路的逻辑结构基本是一样的，只 是输入端口的赋值不一样，从而产生不同的输出，这样设计就很简单，只需设计其中的一个 结构即可，面积可以大大的减小。实施例三本发明的单相绝热5-2压缩器的结构如图10所示，它的基本原理是将 7个数(五个实际输入数据II，12，13，14，15，两个进位输入Cinl，Cin2)相加产生4个数 Sum, Carry, Coutl，Cout2输出，其中进位Coutl，Cout2不会向下一级传递，而是作为相邻高 位的输入信号Cinl，Cin2，从而实现5_2压缩功能。它由第一全加器I、第二全加器II和第 三全加器III级联而成，第一全加器I的第一加数输入端Al与第一个输入信号Il连接，第 一全加器I的第二加数输入端Bl与第二个输入信号12连接，第一全加器I的第三加数输 入端CiI与第三个输入信号13连接，第一全加器I的进位信号输出端Cl输出第一进位输 出信号Coutl给下一级5-2压缩器作为第一进位输入信号，第二全加器II的第一加数输入 端A2与上一级5-2压缩器的第一全加器的进位信号输出端输出的第一进位输入信号Cinl 连接，第二全加器II的第二加数输入端B2与第一全加器I的求和信号输出端Sl连接，第 二全加器II的第三加数输入端Q2与第四个输入信号14连接，第二全加器II的进位信号 输出端C2输出第二进位输出信号Cout2给下一级5-2压缩器作为第二进位输入信号，第三 全加器III的第一加数输入端A3与上一级5-2压缩器的第二全加器的进位信号输出端输 出的第二进位输入信号Cin2连接，第三全加器III的第二加数输入端B3与第二全加器II 的求和信号输出端S2连接，第三全加器III的第三加数输入端CJ与第五个输入信号15连 接，第三全加器III的进位信号输出端C3输出5-2压缩器的进位信号Carry，第三全加器 III的求和信号输出端S3输出5-2压缩器的求和信号Sum。5-2压缩器的功能验证公式如下Sum = I\ II 13 14 15 Cin\ Cinl(3)Carry = {II 十 /2 十 /3 十 /4 十 /5 十 CM). Cinl + (71 十 /2 十 /3 十 /4 十 CM). 15(4)Coutl = (71 12). 13 + (II +12). Il(5)Coutl = (71 十 /2 十 /3 十 /4) · CM + (II 十 /2 十 /3 十 /4) · 14(6)我们运用已经设计出的单相绝热全加器电路，通过图10的5-2压缩器结构示意 图，就可以很简单的组合得到我们的单相绝热5-2压缩器电路。图11是5-2压缩器功能模 拟波形，运用5-2压缩器的功能验证公式对其进行验证，可知其性能良好，可以实现单相功率时钟控制的5-2压缩器电路。
权利要求
一种单相时钟传输管绝热逻辑电路，其特征在于包括逻辑赋值电路和能量恢复电路，所述的能量恢复电路由两个pMOS管即第一pMOS管和第二pMOS管构成，所述的第一pMOS管的源极和所述的第二pMOS管的源极并接于功率时钟端，所述的第一pMOS管的漏极与第一nMOS管的源极连接，所述的第二pMOS管的漏极与第二nMOS管的源极连接，所述的第一nMOS管的漏极与所述的第二nMOS管的漏极并接于地，所述的第二pMOS管的栅极、所述的第二nMOS管的栅极和所述的第一pMOS管的漏极并接于信号输出端，所述的第一pMOS管的栅极、所述的第一nMOS管的栅极和所述的第二pMOS管的漏极并接于反相信号输出端，所述的信号输出端与第三nMOS管的源极连接，所述的第三nMOS管的栅极与辅助时钟信号端连接，所述的反相信号输出端与第四nMOS管的源极连接，所述的第四nMOS管的栅极与反相辅助时钟信号端连接，所述的逻辑赋值电路由四个nMOS传输管即第五nMOS管、第六nMOS管、第七nMOS管和第八nMOS管构成，所述的第五nMOS管的源极和第六nMOS管的源极与所述的第三nMOS管的漏极连接，所述的第七nMOS管的源极和所述的第八nMOS管的源极与所述的第四nMOS管的漏极连接，所述的第五nMOS管的漏极与第一信号输入端连接，所述的第六nMOS管的漏极与第二信号输入端连接，所述的第七nMOS管的漏极与第三信号输入端连接，所述的第八nMOS管的漏极与第四信号输入端连接，所述的第五nMOS管的栅极和所述的第八nMOS管的栅极并接于第五信号输入端，所述的第六nMOS管的栅极和所述的第七nMOS管的栅极并接于第六信号输入端。
2.一种使用权利要求1所述的单相时钟传输管绝热逻辑电路的全加器，其特征在于包 括进位信号产生电路和求和信号产生电路，所述的进位信号产生电路由第一单相时钟传输 管绝热逻辑电路和8个nMOS管即第九nMOS管、第十nMOS管、第i^一 nMOS管、第十二 nMOS 管、第十三nMOS管、第十四nMOS管、第十五nMOS管和第十六nMOS管构成，所述的第一单相 时钟传输管绝热逻辑电路包括第一逻辑赋值电路和第一能量恢复电路，所述的第一能量恢 复电路由两个PMOS管即第一 pMOS管和第二 pMOS管构成，所述的第一 pMOS管的漏极与第 一 nMOS管的源极连接，所述的第二 pMOS管的漏极与第二 nMOS管的源极连接，所述的第一 nMOS管的漏极与所述的第二 nMOS管的漏极并接于地，所述的第二 pMOS管的栅极、所述的 第二 nMOS管的栅极和所述的第一 pMOS管的漏极并接于进位信号输出端，所述的第一 pMOS 管的栅极、所述的第一 nMOS管的栅极和所述的第二 pMOS管的漏极并接于反相进位信号输 出端，所述的进位信号输出端与第三nMOS管的源极连接，所述的反相进位信号输出端与第 四nMOS管的源极连接，所述的第一逻辑赋值电路由四个nMOS传输管即第五nMOS管、第六 nMOS管、第七nMOS管和第八nMOS管构成，所述的第五nMOS管的源极和第六nMOS管的源 极与所述的第三nMOS管的漏极连接，所述的第七nMOS管的源极和所述的第八nMOS管的源 极与所述的第四nMOS管的漏极连接，所述的第五nMOS管的漏极与所述的第九nMOS管的源 极和所述的第十nMOS管的源极并接，所述的第六nMOS管的漏极与所述的第十一 nMOS管的 源极和所述的第十二 nMOS管的源极并接，所述的第七nMOS管的漏极与所述的第十三nMOS 管的源极和所述的第十四nMOS管的源极并接，所述的第八nMOS管的漏极与所述的第十五 nMOS管的源极和所述的第十六nMOS管的源极并接，所述的求和信号产生电路由第二单相 时钟传输管绝热逻辑电路和8个nMOS管即第二十五nMOS管、第二十六nMOS管、第二十七 nMOS管、第二十八nMOS管、第二十九nMOS管、第三十nMOS管、第三i^一 nMOS管和第三十二 nMOS管构成，所述的第二单相时钟传输管绝热逻辑电路包括第二逻辑赋值电路和第二能量恢复电路，所述的第二能量恢复电路由两个PMOS管即第三pMOS管和第四pMOS管构成，所 述的第三PMOS管的漏极与第十七nMOS管的源极连接，所述的第四pMOS管的漏极与第十八 nMOS管的源极连接，所述的第十七nMOS管的漏极与所述的第十八nMOS管的漏极并接于 地，所述的第四PMOS管的栅极、所述的第十八nMOS管的栅极和所述的第三pMOS管的漏极 并接于求和信号输出端，所述的第三PMOS管的栅极、所述的第十七nMOS管的栅极和所述的 第四pMOS管的漏极并接于反相求和信号输出端，所述的求和信号输出端与第十九nMOS管 的源极连接，所述的反相求和信号输出端与第二十nMOS管的源极连接，所述的第二逻辑赋 值电路由四个nMOS传输管即第二i^一 nMOS管、第二十二 nMOS管、第二十三nMOS管和第 二十四nMOS管构成，所述的第二十一 nMOS管的源极和第二十二 nMOS管的源极与所述的第 十九nMOS管的漏极连接，所述的第二十三nMOS管的源极和第二十四nMOS管的源极与所述 的第二十nMOS管的漏极连接，所述的第二i^一 nMOS管的漏极与所述的第二十五nMOS管 的源极和所述的第二十六nMOS管的源极并接，所述的第二十二 nMOS管的漏极与所述的第 二十七nMOS管的源极和所述的第二十八nMOS管的源极并接，所述的第二十三nMOS管的漏 极与所述的第二十九nMOS管的源极和所述的第三十nMOS管的源极并接，所述的第二十四 nMOS管的漏极与所述的第三十一 nMOS管的源极和所述的第三十二 nMOS管的源极并接，所 述的第一 pMOS管的源极、所述的第二 pMOS管的源极、所述的第三pMOS管的源极和所述的 第四pMOS管的源极并接于功率时钟端，所述的第三nMOS管的栅极和所述的第十九nMOS管 的栅极与辅助时钟信号端连接，所述的第四nMOS管的栅极和所述的第二十nMOS管的栅极 与反相辅助时钟信号端连接，所述的第六nMOS管的栅极、所述的第七nMOS管的栅极、所述 的第九nMOS管的漏极、所述的第十一 nMOS管的漏极、所述的第二十五nMOS管的漏极、所述 的第二十七nMOS管的漏极、所述的第二十九nMOS管的漏极和所述的第三十一 nMOS管的漏 极并接于第一加数输入端，所述的第五nMOS管的栅极、所述的第八nMOS管的栅极、所述的 第十三nMOS管的漏极、所述的第十五nMOS管的漏极、所述的第二十六nMOS管的漏极、所述 的第二十八nMOS管的漏极、所述的第三十nMOS管的漏极和所述的第三十二 nMOS管的漏极 并接于第一加数反相输入端，所述的第十nMOS管的栅极、所述的第十一 nMOS管的栅极、所 述的第十三nMOS管的栅极、所述的第十六nMOS管的栅极、所述的第二十六nMOS管的栅极、 所述的第二十七nMOS管的栅极、所述的第三十nMOS管的栅极和所述的第三十一 nMOS管的 栅极并接于第二加数输入端，所述的第九nMOS管的栅极、所述的第十二 nMOS管的栅极、所 述的第十四nMOS管的栅极、所述的第十五nMOS管的栅极、所述的第二十五nMOS管的栅极、 所述的第二十八nMOS管的栅极、所述的第二十九nMOS管的栅极和所述的第三十二 nMOS管 的栅极并接于第二加数反相输入端，所述的第十nMOS管的漏极、所述的第十二 nMOS管的漏 极、所述的第二十二 nMOS管的栅极和所述的第二十三nMOS管的栅极并接于第三加数输入 端，所述的第十四nMOS管的漏极、所述的第十六nMOS管的漏极、所述的第二十一 nMOS管的 栅极和所述的第二十四nMOS管的栅极并接于第三加数反相输入端。
3. 一种使用权利要求2所述的全加器的5-2压缩器，其特征在于它由第一全加器、第二 全加器和第三全加器级联而成，所述的第一全加器的第一加数输入端与第一个输入信号连 接，所述的第一全加器的第二加数输入端与第二个输入信号连接，所述的第一全加器的第 三加数输入端与第三个输入信号连接，所述的第二全加器的第一加数输入端与上一级5-2 压缩器的第一全加器的进位信号输出端连接，所述的第二全加器的第二加数输入端与所述的第一全加器的求和信号输出端连接，所述的第二全加器的第三加数输入端与第四个输入 信号连接，所述的第三全加器的第一加数输入端与上一级5-2压缩器的第二全加器的进位 信号输出端连接，所述的第三全加器的第二加数输入端与所述的第二全加器的求和信号输 出端连接，所述的第三全加器的第三加数输入端与第五个输入信号连接。
全文摘要
本发明公开了一种单相时钟传输管绝热逻辑电路，特点是包括逻辑赋值电路和能量恢复电路，能量恢复电路由两个pMOS管即第一pMOS管和第二pMOS管构成，第一pMOS管的源极和第二pMOS管的源极并接于功率时钟端，逻辑赋值电路由四个nMOS传输管即第五nMOS管、第六nMOS管、第七nMOS管和第八nMOS管构成，优点在于结合单相功率时钟绝热逻辑(CAL)及互补传输管逻辑(CPL)的优点，仅需一个功率时钟CLK，而辅助时钟(CX和)交替控制每一级逻辑电路，其频率是功率时钟CLK频率的一半；而在此基础上的全加器使用单相功率时钟，减小了时钟电路的复杂度，时钟电路更容易产生，电路的面积大大减小；而5-2压缩器仅由全加器构成，电路结构简单规范，5-2压缩器一次可压缩的位数更多。
文档编号H03K19/08GK101951256SQ201010286339
公开日2011年1月19日 申请日期2010年9月19日 优先权日2010年9月19日
发明者余晓颖, 张卫强, 胡建平, 苏丽, 邬杨波 申请人:宁波大学