专利名称：信号检测电路、数据传送控制装置和电子设备的制作方法
技术领域：
本发明涉及信号检测电路、采用该信号检测电路的数据传送控制装置和电子设备。
近年，作为连接个人计算机和外围设备(广义上是电子设备)的接口规格，USB(Universal Serial Bus)越来越引人注目。该USB具有将以前用不同规格的连接器连接的鼠标、键盘和打印机等外围设备可以用同一规格的连接器连接，同时可以实现所谓的即插即用和热插的优点。
另一方面，该USB与同样作为串行总线接口规格得到注目的IEEE1394相比存在着传送速度慢的问题。
因此，研究具有对于现有的USB1.1规格的低位互换性，而且数据传送速度USB1.1高得多的480Mbps(HS(High Speed)模式)的USB2.0规格，引起人们注意。另外，还研究了定义了USB2.0的物理层电路和逻辑层电路的接口规格的UTM1(USB2.0 Transceiver Macrocell Interface)。
该USB2.0在现有的USB1.1中定义的FS(Full Speed)模式之上，还具有上述的称为HS模式的传送模式。该HS模式由于以480Mbps传送数据，所以与以12Mbps传送数据的FS模式相比，可以实现非常高的传送速度。从而，利用USB2.0可以提供最适合于传送速度要求高的硬盘驱动和光盘驱动等存储设备的接口。
但是，USB2.0需要作为作为比至此更高速的接收信号检测小振幅信号。因此，在由现有那样的包络线检波电路构成了信号检测电路时，即使采用了当前可利用的成本高的微处理，也有对频率特性要求高的问题。另外，这样的包络线检波电路难以检测小振幅信号的接收。
本发明是鉴于上述的技术问题而提出的，其目的在于提供一种使用低成本的处理，也可以检测高速、小振幅信号的信号检测电路、采用该信号检测电路的数据传送控制装置和电子设备。
为了解决上述问题，本发明涉及检测有无输入信号的信号检测电路，包括将输入信号的峰值保持在给予的点的峰值保持电路，将上述点的电位返回到给的恒电位的恒电位设定电路，比较上述点的电位和给予的基准电平的比较电路，根据上述比较电路的比较结果，检测有无输入信号的信号检测电路。
在此，峰值是指例如电位的峰值，也可以是上限值或下限值。
根据本发明，由于在返回到规定恒电位的给予的点保持输入信号的峰值，比较保持了该峰值的点的电位和给予的基准电平，所以不依赖于微处理技术，可以检测有无高速、振幅小的输入信号。
本发明涉及检测有无差动对的输入信号的信号检测电路，包括输出基于差动对的输入信号放大的差动对的输出信号的差动放大器，将上述差动对的输出信号的各峰值保持在给予的点的第1和第2峰值保持电路，比保持上述峰值的电位变化更慢地将上述点的电位返回到给予的恒电位的恒电位设定电路和，比较上述点的电位和给予的基准电平的比较电路，基于上述比较电路的比较结果，检测有无输入信号。
在此，保持峰值的电位变化指第1或第2峰值保持电路的电位变化。具体说，在第1或第2峰值保持电路为了保持峰值，改变高电位侧或低电位侧的任意一方电位时的该第1或第2峰值保持电路的电位变化。
本发明中，利用第1和第2峰值保持电路对于差动对的各输入信号，将峰值保持在同一点。接着，将该点返回到给予的恒电位，以便比因利用第1和第2峰值保持电路保持峰值带来的电位变化更慢。这样，通过比较点的电位的给予的基准电平，可以连续检测有无高速、振幅小的输入信号。
本发明中，上述第1和第2峰值保持电路将上述差动对的输出信号的下限值保持在给予的点，上述恒电位设定电路通过比保持上述下限值的电位变化更慢地对上述点提供电荷，可以将上述点的电位返回到给予的恒电位。
根据本发明，利用第1和第2峰值保持电路对于差动对的各输入信号，将下限值保持在同一点。接着，将该点返回到给予的恒电位，以便比因利用第1和第2峰值保持电路保持下限值带来的电位变化更慢。这样，通过比较点的电位和给予的基准电平，可以连续检测有无高速、振幅小的输入信号。特别是，由于保持下限值会放电电荷，所以与电荷充电时相比，提高第1和第2峰值保持电路的高速响应性，可以检测有无更高速、振幅小的输入信号。
本发明中，上述恒电位设定电路可以包括比保持上述下限值的电位变化更慢地提供微量电荷的恒流源。
根据本发明，由于由恒流源构成将保持下限值的电位返回到给予的恒电位的恒电位设定电路，所以可以用简单结构，不依赖于微处理技术，如上述提高第1和第2峰值保持电路的高速响应性，可以检测有无更高速、小振幅的输入信号。
本发明中，上述差动放大器包括源极端子与第1电源连接的第1个第1导电型晶体管，源极端子与上述第1个第1导电型晶体管的漏极端子连接的第2个第1导电型晶体管，源极端子与上述第1个第1导电型晶体管的漏极端子连接的第3个第1导电型晶体管，栅极端子和漏极端子与上述第2个第1导电型晶体管的漏极端子连接、源极端子与第2电源连接的第1个第2导电型晶体管，栅极端子和漏极端子与上述第3个第1导电型晶体管的漏极端子连接、源极端子与第2电源连接的第2个第2导电型晶体管，给予的启动信号提供给上述第1个第1导电型晶体管的栅极端子，上述差动对的输入信号提供给上述第2和第3个第1导电型晶体管的栅极端子，上述差动对的输出信号从上述第1和第2个第2导电型晶体管的漏极端子输出。
根据本发明，由于以简单结构实现对应差动对的输入信号输出差动对的输出信号的差动放大器，所以不用昂贵的微处理技术，可以实现可检测有无高速、振幅小的差动对的接收信号的低成本的信号检测电路。
本发明中，上述第1和第2峰值保持电路中的至少一方包括源极端子与第1电源连接的第4个第1导电型晶体管，源极端子与上述第4个第1导电型晶体管的漏极端子连接的第5个第1导电型晶体管，源极端子与上述第4个第1导电型晶体管的漏极端子连接的第6个第1导电型晶体管，漏极端子与上述第5个第1导电型晶体管的漏极端子连接、栅极端子与上述第6个第1导电型晶体管的漏极端子连接、源极端子与第2电源连接的第3个第2导电型晶体管，栅极端子和漏极端子与上述第6个第1导电型晶体管的漏极端子连接、源极端子与第2电源连接的第4个第2导电型晶体管，漏极端子与上述第6个第1导电型晶体管的栅极端子连接、栅极端子与上述第3个第2导电型晶体管的漏极端子连接、源极端子与第2电源连接的第5个第2导电型晶体管，给予的启动信号提供给上述第4个第1导电型晶体管的栅极端子，上述差动对的输出信号的一方提供给上述第5个第1导电型晶体管的栅极端子，上述点与上述第6个第1导电型晶体管的栅极端子连接。
根据本发明，由于利用第5个第2导电型晶体管放电保持差动对的输入信号的峰值的点的电荷，与充电电荷时相比实现高速响应，可以大幅度提高对高速、小振幅的输入信号变化的跟踪性。
本发明中，上述比较电路包括源极端子与第1电源连接的第7个第1导电型晶体管，源极端子与上述第7个第1导电型晶体管的漏极端子连接的第8个第1导电型晶体管，源极端子与上述第7个第1导电型晶体管的漏极端子连接的第9个第1导电型晶体管，栅极端子和漏极端子与上述第8个第1导电型晶体管的漏极端子连接、源极端子与第2电源连接的第6个第2导电型晶体管，漏极端子与上述第9个第1导电型晶体管的漏极端子连接、栅极端子与上述第6个第2导电型晶体管的栅极端子连接、源极端子与第2电源连接的第7个第2导电型晶体管，漏极端子与上述第6个第2导电型晶体管的栅极端子连接、栅极端子与上述第7个第2导电型晶体管的漏极端子连接、源极端子与第2电源连接的第8个第2导电型晶体管，给予的启动信号提供给上述第7个第1导电型晶体管的栅极端子，上述点与上述第8个第1导电型晶体管的栅极端子连接，上述基准电平的信号提供给上述第9个第1导电型晶体管的栅极端子，比较结果从上述第7个第2导电型晶体管的漏极端子输出。
根据本发明，由于用晶体管的简单结构的运算放大器实现比较保持输入信号峰值的点的电位和检测有无输入信号的基准电平的比较电路，所以不用昂贵的微处理技术，可以实现可检测有无高速、振幅小的差动对的接收信号的低成本的信号检测电路。
本发明中，包括源极端子与第1电源连接的第10个第1导电型晶体管，源极端子与上述第10个第1导电型晶体管的漏极端子连接的第11个第1导电型晶体管，源极端子与上述第10个第1导电型晶体管的漏极端子连接的第12个第1导电型晶体管，栅极端子和漏极端子与上述第11个第1导电型晶体管的漏极端子连接、源极端子与第2电源连接的第9个第2导电型晶体管，栅极端子和漏极端子与上述第12个第1导电型晶体管的漏极端子连接、源极端子与第2电源连接的第10个第2导电型晶体管，给予的启动信号提供给上述第10个第1导电型晶体管的栅极端子，对应应检测的电平的差动对的检测电平信号分别提供给上述第11和第12个第1导电型晶体管的栅极端子，上述基准电平信号从上述第10个第2导电型晶体管的漏极端子输出的基准电平生成电路，上述基准电平生成电路具有与上述差动放大器相同的电特性。
在此，电特性至少包括温度特性。
根据本发明，由于用晶体管的简单结构的运算放大器实现生成检测有无差动对的输入信号的基准电平信号的基准电平生成电路，所以可以实现低成本的信号检测电路。而且，由于将基准电平生成电路构成为具有与基于差动对的输入信号生成在点保持其峰值的差动对的输出信号的差动放大器相同的电特性，所以可以生成对应根据工作环境变化的差动对的输出信号的适当的基准电平信号，可以提高信号检测电路的信号检测精度。例如，通过使差动放大器和基准电平生成电路的晶体管结构和大小相同，可以容易实现具有相同的电特性的结构。
本发明中，上述恒电位设定电路包括源极端子与第1电源连接、漏极端子与上述点连接的第13个第1导电型晶体管和，插入上述点和第2电源之间的电容，给予的启动信号提供给上述第13个第1导电型晶体管的栅极端子。
根据本发明，由于构成为使电容保持峰值，对连接该电容一端的点经第13个第1导电型晶体管连接到第1电源，所以可以通过简化恒电位设定电路来简化信号检测电路。从而，不用昂贵的微处理技术，可以实现可检测有无高速、振幅小的差动对的接收信号的低成本的信号检测电路。
本发明可以包含源极端子与第1电源连接的第14个第1导电型晶体管和，漏极端子与上述第14个第1导电型晶体管的漏极端子连接、源极端子与第2电源连接的第11个第2导电型晶体管，包括给予的启动信号提供给上述第14个第1导电型晶体管的栅极端子，上述比较电路的输出信号提供给上述第11个第2导电型晶体管的栅极端子，从上述第11个第2导电型晶体管的漏极端子输出对应于上述比较电路的输出信号的逻辑电平信号的输出电路。
根据本发明，由于构成为对于例如连接到信号检测电路的后部分的逻辑电路，含有输出对应比较电路的输出信号的逻辑电平信号的输出电路，所以可以根据高速、小振幅的输入信号的有无状态容易实现复杂的处理。
另外，本发明中，上述差动对的输入信号也可以是遵循USB(Universal SerialBus)规格的标准信号。
根据本发明，可以实现在USB2.0规格化的HS模式的480Mbps的高速数据传送。
另外，本发明的数据传送控制装置包括上述任意一项记载的信号检测电路和，根据上述信号检测电路检测的信号进行给予的接收处理的电路。
根据本发明，可以实现可检测高速、小振幅的接收信号的数据传送控制装置，可以容易实现例如个人计算机和外围设备间的高速数据传送。
另外，本发明的电子设备可以包括上述记载的数据传送控制装置和，对经上述数据传送控制装置和总线传送的数据进行输出处理、取得处理或存储处理的装置。
根据本发明，可进行电子设备所用的数据传送控制装置的高速传送，可以实现数据处理的高速化。
图面的简单说明
图1是本实施例的信号检测电路的原理结构图。
图2是表示适用了本实施例的信号检测电路的数据传送控制装置的一结构例的框图。
图3是表示本实施例的高速用HS_SQ电路的原理结构的结构图。
图4是表示本实施例的高速用HS_SQ电路的功能块结构的框图。
图5是表示本实施例的高速用HS_SQ电路的晶体管电平的一电路结构例的电路结构图。
图6是表示生成工作控制信号的工作控制信号生成电路的一结构例的结构图。
图7A是表示本实施例的高速用HS_SQ电路的各种输入输出信号的一波形例的波形图。图7B是表示本实施例的高速用HS_SQ电路内部的各点的工作波形的一例的波形图。
图8是表示本实施例的高速用HS_SQ电路的各信号的时间关系的波形图。
图9是表示本实施例的高速用HS_SQ电路的工作的真值表。
图10是表示本实施例的高速用HS_SQ电路的工作控制定时的一例的时序图。
图11A、图11B、图11C是各种电子设备的内部框图的例子。
图12A、图12B、图12C是各种电子设备的外观图的例子。
以下，根据附图具体说明本发明的最佳实施例。
1.信号检测电路图1示出本实施例的信号检测电路的原理结构图。
该信号检测电路2包含峰值保持电路4、恒电位设定电路6、比较电路8。
峰值保持电路4将输入信号的峰值保持在给予的点。
恒电位设定电路6将在利用峰值保持电路4保持峰值时变化的给予的点的电位返回到给予的一恒电位。此时，恒电位设定电路6能以比保持峰值的电位变化更大的时间常数返回到一恒电位。在此，保持峰值引起的电位变化是峰值保持电路4引起的电位变化。更具体说来，峰值保持电路4为了保持峰值，改变高电位侧或低电位侧的任意一方电位时的该峰值保持电路4引起的电位变化。这样的恒电位保持电路6可以例如由恒流源对上述点持续提供微量电荷的电路构成。
比较电路8将像这样保持峰值，缓慢返回到一恒电位的点的电位与给予的基准电平进行比较，作为检测信号输出该比较结果。由于利用该检测信号可以判断点的电位是否比给予的基准电位高，所以可以检测有无输入信号。
像这样，本实施例中在以某时间常数返回到一恒电位的点保持输入信号的峰值，将该点的电位与给予的基准电平进行比较。这样，信号检测电路2可以检测对应保持的峰值的点的电位变化，可以判断有无高速、微小振幅的输入信号。
以下，具体说明在USB(Universal Serial Bus)2.0适用了本实施例的信号检测电路的情况。
2.USB2.0根据USB2.0，USB1.1或USB2.0对应的多个外围设备通过集线器装置可以与作为管理总线的主机装置的个人计算机连接。
在这样的主机装置搭载有对应于USB2.0的主机控制器。主机控制器判断连接的设备是对应USB1.1还是对应USB2.0，经总线控制传送数据。
另外，在集线器装置搭载例如对应USB2.0的集线器控制器。集线器控制器判断连接的外围设备是对应USB1.1还是对应USB2.0，控制总线传送方式。
另外，在外围设备搭载有对应USB1.1或对应USB2.0的设备控制器。例如，在设备控制器对应USB2.0时，该设备控制器含有对应USB1.1和USB2.0的接口规格的物理层电路和、进行对应于搭载的外围设备的数据传送控制的逻辑层电路。
本实施例的信号检测电路可适用于经总线进行USB2.0规定的数据传送的主机控制器、集线器控制器和设备控制器等数据传送控制装置所含的USB2.0的物理层电路，可以检测遵循USB2.0规格的接收信号。
2.1数据传送控制装置图2示出适用了本实施例的信号检测电路的数据传送控制装置的一结构例。
该数据传送控制装置含有逻辑层电路和物理层电路。
逻辑层电路包含数据处理电路10、HS(High Speed)电路20、FS(Full Speed)电路30。物理层电路包含模拟前端电路40。另外，该数据传送控制装置不需要包含所有图1所示的电路块，可以省略其中一部分。
数据处理电路(广义上是用于进行数据传送的给予的电路)10进行遵循USB2.0的数据传送的各种发送处理和接收处理。更具体说来，数据处理电路在发送时进行在发送数据附加SYNC(SYNChronization)、SOP(Start OfPacket)、EOP(End Of Packet)的处理，比特填充处理等。另一方面，数据处理电路还进行在接收时检测、删除接收数据的SYNC、SOP、EOP的处理和，比特去除处理等。而且，数据处理电路10还进行生成用于控制收发数据的各种定时信号的处理。这样的数据处理电路10与SIE(Serial Interface Engine)连接。
SIE包含识别USB包ID和地址的SIE控制逻辑和、进行识别终点号和FIFO控制等终点处理的终点逻辑。
HS电路20是以数据传送速度为480Mbps的HS(High Speed)收发数据的逻辑电路。
FS电路30是以数据传送速度为12Mbps的FS(Full Speed)收发数据的逻辑电路。
模拟前端电路40是含有以FS或HS收发数据的驱动器和接收机的模拟电路。USB中，利用使用DP(Data+)和DM(Data-)的差动对的信号收发数据。
本实施例的数据传送控制装置此外还含有生成在HS电路20所用的480MHz的时钟和、在装置内部和SIE所用的60MHz的时钟的时钟电路(未图示)，生成模拟前端电路40的各种控制信号的控制电路(未图示)。
HS电路20含有DLL(Delay Line PLL)电路22、弹性缓冲器(elasticitybuffer)24。
DLL电路22根据(未图示)时钟电路生成的时钟和接收信号，生成数据的抽样时钟。
弹性缓冲器24是用于吸收装置内部和外部装置(连接到总线的外部装置)的时钟频率差(时钟偏差)等的电路。
USB2.0中，HS模式(广义上是第1模式)和FS模式(广义上是第2模式)定义为传送模式。HS模式是由USB2.0重新定义的传送模式。FS模式是在现有的USB1.1已定义的传送模式。
HS模式中，经HS电路20在数据处理电路10和模拟前端电路40之间收发数据。
FS模式中，经FS电路30在数据处理电路10和模拟前端电路40之间收发数据。
因此，模拟前端电路40中，分别设置将作为差动对的收发信号的DP、DM以HS模式收发的HS模式用驱动器和接收机，以FS模式收发的FS模式用驱动器和接收机。
更具体说来，模拟前端电路40含有FS驱动器42、FS差动数据接收机44、SE(Single Ended)DP接收机46、SE_DM接收机48、HS电流驱动器50、低速用HS_SQ(SQuelch)_L电路(广义上是信号检测电路)52、高速用HS_SQ电路(广义上是信号检测电路)54、HS差动数据接收机56。
FS驱动器42在FS模式中，作为由DP和DM构成的差动对的发送信号输出由来自FS电路30的FS_DPout和FS_DMout构成的差动对的发送信号。该FS驱动器42由来自FS电路30的FS_OutDis控制输出。
FS差动接收机44在FS模式中，放大DP和DM差动对的接收信号，作为FS_DataIn输出到FS电路30。该FS差动接收机44由FS_CompEnb控制放大。
SE_DP接收机46在FS模式中，放大作为单端接收信号的DP，作为SE_DPin输出到FS电路30。
SE_DM接收机48在FS模式中，放大作为单端接收信号的DM，作为SE_DMin输出到FS电路30。
HS电流驱动器50在HS模式中，放大由来自HS电路20的HS_DPout和HS_DMout构成的差动对的发送信号，作为由DP和DM构成的差动对的发送信号输出。该HS电流驱动器50由来自HS电路20的HS_OutDis控制输出，同时由HS_CurrentSourceEnb控制驱动电流。
低速用HS_SQ_L电路52在FS模式中，检测有无DP和DM的差动对的接收信号，作为信号检测结果输出HS_SQ_L。该低速用HS_SQ_L电路52由HS_SQ_L_Enb控制工作，由HS_SQ_L_Pwr控制节省功率。
高速用HS_SQ电路54在HS模式中，检测有无DP和DM差动对的接收信号，作为信号检测结果将HS_SQ输出给HS电路20。该高速用HS_SQ电路54由来自HS电路20的HS_SQ_Enb控制工作，由HS_SQ_Pwr控制节省功率。
HS差动数据接收机56在HS模式中，放大DP和DM差动对的接收信号，输出HS_DataIn、HS_DataIn_L。该HS差动接收机56由HS_RxEnb控制放大。
差动对的收发信号DP、DM中的DP经SW1和负载电阻Rpu(电)连接到电源电压3.3V。另外，差动对的收发信号中的DM与SW2连接。SW1和SW2由RpuEnb控制。考虑到负载平衡，对于DM也经SW2加载与负载电阻Rpu相同的电阻。RpuEnb在FS模式时，至少通过SW1将DP连接到负载电阻Rpu。
像这样，数据传送控制装置构成为含有对应于HS模式和FS模式的传送速度的驱动器和接收机。本实施例的信号检测电路适用于低速用HS_SQ_L电路52、高速用HS_SQ电路54，可以检测有无由DP和DM构成的高速、振幅小的差动对的接收信号。
另外，本实施例中，低速用HS_SQ_L电路52、高速用HS_SQ电路54的结构相同，根据应检测的信号速度将晶体管大小更加合理化。由于低速用HS_SQ_L电路52、高速用HS_SQ电路54的工作相同，只是构成电路的晶体管大小不同，所以以下对高速用HS_SQ电路54进行说明。
2.2信号检测电路图3示出高速用HS_SQ电路54的原理结构。
高速用HS_SQ电路54含有差动放大电路60、第1和第2峰值保持电路62、64、恒电位设定电路66、比较电路68。
差动放大电路60放大差动对的输入信号DP、DM的差分电压，生成差动对的输出信号GP、GM。
第1峰值保持电路62检测差动对的输出信号的一输出信号GP的峰值，将该峰值保持在点PKH。
第2峰值保持电路64检测差动对的输出信号的另一输出信号GM的峰值，将该峰值保持在点PKH。
恒电位设定电路66以比第1和第2峰值保持电路62、64的点PKH的电位变化更慢的时间常数将点PKH的电位返回到对应于信号的未检测状态的一恒电位。
比较电路68比较基准电平RP的电位和点PKH的电位，将其结果作为HS_SQ输出。
像这样，高速用HS_SQ电路54根据差动对的输入信号DP、DM放大差动对的输出信号GP、GM，将各差动对的输出信号的峰值保持在以某一时间常数返回到信号未检测状态的电位的点PKH。还有，高速用HS_SQ电路54比较点PKH的电位和基准电平RP的电位。这样，在输入信号DP、DM为高速、微小振幅的情况下，也可以高精度判断其接收的有无。
图4示出高速用HS_SQ电路54的功能块的结构。
差动放大电路60含有差动放大器70。对差动放大器70的正向输入端子(+端子)提供DP，对反向输入端子(-端子)提供DM。
第1峰值保持电路62含有运算放大器72、n型MOS晶体管74。对运算放大器72的反向输入端子提供GP，在正向输入端子连接有点PKH。运算放大器72的输出端子与n型MOS晶体管74的栅极端子连接。n型MOS晶体管74的源极端子与接地电平(广义上说第2电源)连接，漏极端子与点PKH连接。
第2峰值保持电路64含有运算放大器76、n型MOS晶体管78。对运算放大器76的反向输入端子提供GM，对正向输入端子连接点PKH。运算放大器76的输出端子与n型MOS晶体管78的栅极端子连接。n型MOS晶体管78的源极端子与接地电平连接，漏极端子与点PKH连接。
恒电位设定电路66含有恒流源80和电容82。
恒流源80以微小恒流从电源(广义上是第1电源)向点PKH提供电荷。
电容82插在接地电平和点PKH之间。
这样的恒电位设定电路66由于到成为给予的信号未检测状态有关的电位为止向点PKH持续提供微量电荷，所以用给予的时间常数将点PKH可以返回到一恒电位。
比较电路68含有运算放大器84。
运算放大器84的反向输入端子与点PKH连接，对正向输入端子提供基准电平RP。这样，从运算放大器84的输出端子输出对应于点PKH的电位和基准电平RP的电位差的信号。该输出信号成为表示差动对的输入信号的有无状态的信号检测信号HS_SQ。
2.2.1结构例图5表示图4所示的高速用HS_SQ电路54的晶体管电平的一电路结构例。
对于与图4所示的高速用HS_SQ电路54相同的部分附上同一标号适当省略说明。
在此，设置为了将信号检测信号HS_SQ提供给在后部分连接的逻辑电路而进行逻辑电平变换，为了避免在不稳定期间的信号检测信号HS_SQ的变化传递给后部分而设置了屏蔽的输出电路。
(差动放大电路)差动放大电路60含有p型MOS晶体管(广义上是第1导电型晶体管)100、102、104和，n型MOS晶体管(广义上是第2导电型晶体管)106、108。
p型MOS晶体管100(第1个第1导电型晶体管)的源极端子与电源电平(第1电源)连接，对栅极端子提供工作控制信号BP1。
p型MOS晶体管102(第2个第1导电型晶体管)的源极端子与p型MOS晶体管100的漏极端子连接，对栅极端子提供DP。
p型MOS晶体管104(第3个第1导电型晶体管)的源极端子与p型MOS晶体管100的漏极端子连接，对栅极端子提供DM。
n型MOS晶体管106(第1个第2导电型晶体管)的源极端子与电源电平(第2电源)连接，在栅极端子和漏极端子连接有p型MOS晶体管102的漏极端子。
n型MOS晶体管108(第2个第2导电型晶体管)的源极端子与接地电平(第2电源)，在栅极端子和漏极端子连接p型MOS晶体管104的漏极端子。
GP从n型MOS晶体管106的栅极端子和漏极端子取得。
GM从n型MOS晶体管108的栅极端子和漏极端子取得。
这样结构的差动放大电路60中，利用工作控制信号BP1在p型MOS晶体管100流过漏极端子电流，在DM电位比DP电位低时，为了使p型MOS晶体管104的漏极端子电流比p型MOS晶体管102的漏极端子电流多，使GM电位比GP电位高。
相反，在DM电位比DP电位高时，为了使p型MOS晶体管102的漏极端子电流比p型MOS晶体管104的漏极端子电流多，使GP电位比GM电位高。
差动放大电路60中，利用p型MOS晶体管102和n型MOS晶体管106、p型MOS晶体管104和n型MOS晶体管108的特性确定差动对的输入信号DP、DM相同时的电位电平V0。如上所述，通过产生差动对的输入信号DP、DM的电位差，差动放大电路60中，以电位电平V0为基准，根据差动对的输入信号DP、DM的电位差改变GP和GM的电位电平。
(第1峰值保持电路)第1和第2峰值保持电路62、64的结构相同，各晶体管的大小也相同。
第1峰值保持电路62具有p型MOS晶体管110、112、114和、n型MOS晶体管74、116、118。
p型MOS晶体管110(第4个第1导电型晶体管)的漏极端子与电源电平(第1电源)连接，对栅极端子提供工作控制信号BP1。
p型MOS晶体管112(第5个第1导电型晶体管)的源极端子与p型MOS晶体管110的漏极端子连接，对栅极端子提供GP。
p型MOS晶体管114(第6个第1导电型晶体管)的源极端子与p型MOS晶体管110的漏极端子连接。
n型MOS晶体管116(第3个第2导电型晶体管)的源极端子与接地电平(第2电源)连接，漏极端子与p型MOS晶体管112的漏极端子连接。
n型MOS晶体管118(第4个第2导电型晶体管)的源极端子与接地电平(第2电源)连接，漏极端子与p型MOS晶体管114的漏极端子连接。
n型MOS晶体管116、118的栅极端子相互连接，同时也与n型MOS晶体管118的漏极端子连接。
n型MOS晶体管74(第5个第2导电型晶体管)的源极端子与接地电平(第2电源)连接，对栅极端子连接n型MOS晶体管116的漏极端子，对漏极端子连接p型MOS晶体管114的栅极端子。
该p型MOS晶体管114的栅极端子也与点PKH连接。
这样结构的第1峰值保持电路62在利用工作控制信号BP1在p型MOS晶体管110流过漏极端子电流时，开始保持工作。
在点PKH的电位比GP电位高时，在p型MOS晶体管112流过更多的漏极端子电流，n型MOS晶体管116的漏极端子电位变高。这样，经n型MOS晶体管74从点PKH流入接地电平的电流变大。其结果，点PKH的电位变低。
即，此时，第1峰值保持电路62使点PKH保持GP电位的下限值工作。
另一方面，在点PKH的电位比GP电位低时，p型MOS晶体管114流过更多的漏极端子电流，n型MOS晶体管118的漏极端子电位变高。从而，流过与n型MOS晶体管118构成电流镜象结构的n型MOS晶体管116的漏极端子电流，确定n型MOS晶体管116的漏极端子电位。此时，n型MOS晶体管74不流过漏极端子电流或只流过微小漏极端子电流。从而，通过在恒电位设定电路66对点PKH提供微量电荷，可以渐渐提高点PKH的电位。
(第2峰值保持电路)第2峰值保持电路64具有p型MOS晶体管120、122、124和、n型MOS晶体管78、126、128。
p型MOS晶体管120(第4个第1导电型晶体管)的源极端子与电源电平(第1电源)连接，对栅极端子提供工作控制信号BP1。
p型MOS晶体管122(第5个第1导电型晶体管)的源极端子与p型MOS晶体管120的漏极端子连接，对栅极端子提供GM。
p型MOS晶体管124(第6个第1导电型晶体管)的源极端子与p型MOS晶体管120的漏极端子连接。
n型MOS晶体管126(第3个第2导电型晶体管)的源极端子与接地电平(第2电源)连接，漏极端子与p型MOS晶体管122的漏极端子连接。
n型MOS晶体管128(第4个第2导电型晶体管)的源极端子与接地电平(第2电源)连接，漏极端子与p型MOS晶体管124的漏极端子连接。
n型MOS晶体管126、128的栅极端子相互连接，同时也与n型MOS晶体管128的漏极端子连接。
n型MOS晶体管78(第5个第2导电型晶体管)的源极端子与接地电平(第2电源)连接，对栅极端子连接n型MOS晶体管126的漏极端子，对漏极端子连接p型MOS晶体管124的栅极端子。
该p型MOS晶体管124的栅极端子也与点PKH连接。
由于第2峰值保持电路64的工作与同样结构的第1峰值保持电路62的工作相同，所以不作说明。
像这样，第1和第2峰值保持电路62、64分别将GP、GM电位的下限值保持在点PKH。点PKH通过恒电位设定电路66提供微量电荷。
(恒电位保持电路)恒电位保持电路66具有p型MOS晶体管130和电容82。
p型MOS晶体管130(第13个第1导电型晶体管)的栅极端子和源极端子与电源(第1电源)连接，其漏极端子和接地电平(第2电源)经电容连接。
p型MOS晶体管130对栅极端子提供工作控制信号BP1，对漏极端子连接点PKH。
这样的恒电位设定电路66中，利用工作控制信号BP1，p型MOS晶体管130作为恒电流源工作，到点PKH成为对应于给予的未检测状态的电位为止，对点PKH提供微量电荷。点PKH利用插入到接地电平(第2电源)之间的电容82保持电荷。
点PKH如上述利用第1和第2峰值保持电路62、64的n型MOS晶体管74、78，对应于GP或GM的电位差适当放电。
(比较电路)比较电路68具有p型MOS晶体管140、142、144、n型MOS晶体管146、148、150。
p型MOS晶体管140(第7个第1导电型晶体管)的源极端子与电源电平(第1电源)连接，对栅极端子提供工作控制信号BP1。
p型MOS晶体管142(第8个第1导电型晶体管)的源极端子与p型MOS晶体管140的漏极端子连接，栅极端子与点PKH连接。
p型MOS晶体管144(第9个第1导电型晶体管)的源极端子与p型MOS晶体管140的漏极端子连接，对栅极端子提供基准电平RP。
n型MOS晶体管146(第6个第2导电型晶体管)的源极端子与接地电平(第2电源)连接，对漏极端子连接p型MOS晶体管144的漏极端子。
n型MOS晶体管148(第7个第2导电型晶体管)的源极端子与接地电平(第2电源)连接，对漏极端子连接p型MOS晶体管144的漏极端子。
n型MOS晶体管146、148的栅极端子相互连接，同时也与n型MOS晶体管146的漏极端子连接。
n型MOS晶体管150(第8个第2导电型晶体管)的源极端子与接地电平(第2电源)连接，对漏极端子连接n型MOS晶体管146、148的栅极端子。n型MOS晶体管150的栅极端子也与n型MOS晶体管148的漏极端子连接。
这样的比较电路68中，从n型MOS晶体管148的漏极端子取得比较信号N6。
比较电路68在利用工作控制信号BP1流过p型MOS晶体管130的漏极端子电流时，开始比较工作。
例如，在点PKH的电位比基准电平RP的电位高时，p型MOS晶体管144流过的漏极端子电流变多，n型MOS晶体管148的漏极端子的电位变高。从而，比较信号N6的电位变高。
另一方面，在点PKH的电位比基准电平RP的电位低时，p型MOS晶体管144流过的漏极端子电流减少，n型MOS晶体管148的漏极端子的电位变低。从而，比较信号N6的电位变低。
另外，本实施例的比较电路68通过设置n型MOS晶体管150，具有滞后特性。即，若比较信号N6的电位变高，则也经n型MOS晶体管150流过电流，加速n型MOS晶体管146的漏极端子电位的下降。这样，由于可以将比较信号N6变化的阈值区分为点PKH的电位比基准电平RP的电位高的情况和、点PKH的电位比基准电平RP的电位低的情况，可以提高信号检测的可靠性。
(基准电平生成电路)但是，对应于点PKH的未检测状态的恒电位的电平由利用工作控制信号BP1导通的p型MOS晶体管的特性确定。但是，p型MOS晶体管的特性根据温度等工作环境变化。因此，比较电路68中，采用一定的基准电平RP比较点PKH的电位时，信号的检测精度根据工作环境明显恶化。
因此，本实施例中，为了对应恒电位电平的变化也改变基准电平RP，设置了生成基准电平RP的基准电平生成电路160。该基准电平生成电路160通过与差动放大电路60相同晶体管大小、相同结构，使含有差动放大电路60的温度特性的电特性相同。
从而，即使因温度变化而恒电位电平有变动，也由于相应地基准电平RP的电平也可以按照同样的温度特性变化，所以可以高精度地与基准电平进行比较。
基准电平生成电路160含有p型MOS晶体管162、164、166、n型MOS晶体管168、170。
p型MOS晶体管162(第10个第1导电型晶体管)的源极端子与电源电平(第1电源)连接，对栅极端子提供工作控制信号BP1。
p型MOS晶体管164(第11个第1导电型晶体管)的源极端子与p型MOS晶体管162的漏极端子连接，对栅极端子提供差动对的检测电平输入信号WP、WZ中的WZ。
p型MOS晶体管166(第12个第1导电型晶体管)的源极端子与p型MOS晶体管162的漏极端子连接，对栅极端子提供差动对的检测电平输入信号WP、WZ中的WP。
n型MOS晶体管168(第9个第2导电型晶体管)的源极端子与接地电平(第2电源)连接，对栅极端子和漏极端子连接p型MOS晶体管164的漏极端子。
n型MOS晶体管170(第10个第2导电型晶体管)的源极端子与接地电平(第2电源)连接，对栅极端子和漏极端子连接p型MOS晶体管166的漏极端子。
基准电平RP从n型MOS晶体管170的栅极端子和漏极端子取得。
这样的基准电平生成电路160生成放大了差动对的检测电平输入信号WP、WZ的电位差的基准电平RP。由于基准电平生成电路160具有与差动放大电路60相同的电特性，所以可以根据温度等环境变化生成对应了差动放大信号GP、GM的电位变动的基准电平RP。
(输出电路)本实施例具有将作为比较电路68利用这样的基准电平RP进行高精度比较的结果的比较信号N6变换为逻辑电平的输出电路180。
输出电路180在信号检测启动信号HS SQLENB(或图2所示的HS_SQ_Enb)和启动信号PDX的逻辑电平为“H”时，将比较信号N6变换为逻辑电平并作为比较结果信号HS_SQ输出。
信号检测启动信号HS_SQLENB是高速用HS_SQ电路54的启动信号，启动信号PDX至少在接收工作时逻辑电平成为“H”。通过分别设置信号检测启动信号HS_SQLENB和启动信号PDX，可以防止在从接收工作开始后到高速用HS_SQ电路54稳定工作的不稳定期间对应于不稳定的比较信号N6的比较结果信号HS_SQ输出。
这样的输出电路180具有p型MOS晶体管182、n型MOS晶体管184、3输入1输出NAND电路186、反相电路188。在此，由于3输入1输出NAND电路186、反相电路188的结构与公知的结构相同，所以省略晶体管电平的图示。
p型MOS晶体管182(第14个第1导电型晶体管)的源极端子与电源电平(第1电源)连接，对栅极端子提供工作控制信号BP1。
n型MOS晶体管184(第11个第2导电型晶体管)的源极端子与接地电平(第2电源)连接，对栅极端子提供比较电路N6。
p型MOS晶体管182的漏极端子和n型MOS晶体管184的漏极端子相互连接，作为比较信号N7连接到3输入1输出NAND电路186的一输入端子。
对3输入1输出NAND电路186的其它输入端子提供信号检测启动信号HS_SQLENB和启动信号PDX。
3输入1输出NAND电路186的输出端子与反相电路188的输入端子连接。
从反相电路188的输出端子输出比较结果信号HS_SQ。
这样结构的输出电路180若由工作控制信号BP1在p型MOS晶体管182流过漏极端子电流，则由比较电路N6控制n型MOS晶体管184。n型MOS晶体管184导通时，n型MOS晶体管184的漏极端子成为接地电平，比较信号N7成为逻辑电平“L”。从而，信号检测启动信号HS_SQLENB和启动信号PDX的逻辑电平为“H”时，比较结果信号HS_SQ的逻辑电平成为“L”。
另一方面，在n型MOS晶体管184断开时，由于n型MOS晶体管184的漏极端子一直成为电源电平，所以比较信号N7成为逻辑电平“H”。从而，在信号检测启动信号HS_SQLENB和启动信号PDX的逻辑电平为“H”时，比较结果信号HS_SQ的逻辑电平成为“H”。
(工作控制信号生成电路)本实施例的构成高速用HS_SQ电路54的各部分工作由工作控制信号BP1统一控制。该工作控制信号BP1由高速用HS_SQ电路54的工作启动信号XIQ(或图2所示的HS_SQ_Pwr)生成。
图6示出生成这样的工作启动信号XIQ的工作控制信号BP1的工作控制信号生成电路的一结构例。
工作控制信号生成电路具有反相电路190、192、p型MOS晶体管194、196、198、n型MOS晶体管200、202。
对反相电路190的输入端子提供工作启动信号XIQ，从该输出端子生成反向启动信号PWDN。反向启动信号PWDN提供给反相器192的输入端子和p型MOS晶体管198的栅极端子。
从反相电路192的输出端子输出启动信号PDX。
启动信号PDX提供给p型MOS晶体管194的栅极端子。
p型MOS晶体管194的源极端子与电源电平(第1电源)连接。从p型MOS晶体管194的漏极端子取得工作控制信号BP1。
p型MOS晶体管196的源极端子与电源电平(第1电源)连接。对p型MOS晶体管196的漏极端子连接点BP1D，对栅极端子提供工作控制信号BP1。
p型MOS晶体管198的源极端子与p型MOS晶体管194的漏极端子连接，对漏极端子连接点BP1D。
另外，从外部提供的工作基准电流CI50提供给n型MOS晶体管200的漏极端子和栅极端子。该n型MOS晶体管200的源极端子与接地电平(第2电源)连接。
另一方面，n型MOS晶体管202的源极端子与接地电平(第2电源)连接，对栅极端子连接n型MOS晶体管200的栅极端子，对漏极端子连接点BP1D。
这样的结构的工作控制信号生成电路由n型MOS晶体管200、202构成电流镜象结构，CI50的电流值的镜象比例倍的电流成为n型MOS晶体管202的漏极端子电流。
在工作启动信号XIQ的逻辑电平为“L”时，p型MOS晶体管194为导通，p型MOS晶体管198为断开，所以工作控制信号BP1成为电源电平。从而，对p型MOS晶体管的栅极端子提供工作控制信号BP1的高速用HS_SQ电路54的各部分不工作。
另一方面，在工作启动信号XIQ的逻辑电平为“H”时，p型MOS晶体管194为断开，p型MOS晶体管198为导通，所以工作控制信号BP1成为对应于n型MOS晶体管202的漏极端子电流的电位，使对p型MOS晶体管的栅极端子提供工作控制信号BP1的高速用HS_SQ电路54的各部分工作。
2.2.2工作例下面，根据图7A、图7B和图8说明上述结构的高速用HS_SQ电路54的工作例。
本实施例的高速用HS_SQ电路54检测在USB2.0有无传送“H”数据时以接地电平为基准400mV振幅的DP和、传送“L”数据时以接地电平为基准400mV振幅的DM构成的差动对的接收信号。
图7A示出高速用HS_SQ电路54的各种输入输出信号的一波形例。
如上所述，高速用HS_SQ电路54通过对基准电平生成电路160预先提供差动对的检测电平输入信号WP、WZ，可以进行基于基准电平RP的信号检测。在此，将WZ与接地电平连接，对WP提供给予的检测电平电压。
此时，通过为了使接收数据成为“H、L、H、L…”，若将差动对的输入信号DP、DM交互地成为400mV的振幅，例如使各晶体管大小成为最佳，虽然依赖于处理，但可以用3.3V电源以约4纳秒(“ns”)的时延输出HS_SQ。
图7B示出高速用HS_SQ电路54内部各点的一工作波形例。
在此，将差动放大电路60的差动对的输出信号GP、GM、点PKH、基准电平RP、比较信号N7与比较结果信号HS_SQ一起示出。
本实施例的高速用HS_SQ电路54提供作为工作基准电路CI50从外部的恒电流源提供规定的恒电流值(例如50μA)，使工作启动信号XIQ的逻辑电平为“H”时开始工作。
例如，在图7A所示的时间输入了差动对的输入信号DP、DM时，如上所述，差动放大电路60放大DP、DM的差分电压(此时，400mV)，生成差动对的输出信号GP、GM。该差动对的输出信号GP、GM以在差动放大电路60中根据工作控制信号BP1控制的p型MOS晶体管100的特性确定的电位(例如1.2V)为基准分为正侧和负侧。
与此同时，第1峰值保持电路62(以接地电平为基准)保持GP电位的下限值。即，如上所述，第1峰值保持电路62中，在点PKH的电位高于GP电位时，由于p型MOS晶体管112流过更多的电流，所以n型MOS晶体管116的漏极端子电位上升，经n型MOS晶体管74从点PKH流出的电流增加，如图8所示，结果点PKH和GP的电位相同。
第2峰值保持电路64(以接地电平为基准)保持GM电位的下限值。即，与第1峰值保持电路62同样，使点PKH的电位与GM电位相同。
实际上，利用恒电位设定电路66，对点PKH一直提供微量电荷，接着返回到恒电位，但在比较电路68中，与基准电平生成电路160生成的基准电平RP进行比较。
如上所述，比较电路68在点PKH的电位低于基准电平RP的电位时，比较信号N6的电位变低，在点PKH的电位高于基准电平RP的电位时，比较信号N6的电位变高。
因此，输出电路180在因比较信号N6的电位变低而n型MOS晶体管184断开时，由于比较信号N7成为电源电平，所以在信号检测启动信号HS_SQLENB和启动信号PDX的逻辑电平为“H”时，如图8所示，比较结果信号HS_SQ的逻辑电平成为“H”。
另一方面，如图8所示，输出电路180在因比较信号N6的电位变高而n型MOS晶体管184导通时，由于比较信号N7成为接地电平，所以在信号检测启动信号HS_SQLENB和启动信号PDX的逻辑电平为“H”时，如图8所示，比较结果信号HS_SQ的逻辑电平成为“L”。
像这样，本实施例中，使返回到一恒电位的点保持输入信号的峰值，将这样变动的点的电位与给予的基准电平进行比较。这样，可以不用昂贵的微处理，可以高精度进行遵循USB2.0规格的高速、小振幅的接收信号的检测。特别是如本实施例，对点提供电荷，根据保持的峰值适当放掉电荷，所以也可以处理高速的输入信号，可以提高响应性。
但是，如图6所示，这样的高速用HS_SQ电路54通过利用工作启动信号XIQ和信号检测启动信号HS_SQLENB生成工作控制信号BP1，进行工作控制，可以防止将不稳定的比较结果信号HS_SQ输出到外部。
图9示出表示这样的高速用HS_SQ电路54的工作的真值表。
在此，“H”表示逻辑电平“H”，“L”表示逻辑电平“L”，“X”表示无关。
像这样，通过只有在工作启动信号XIQ和信号检测启动信号HS_SQLENB的逻辑电平为“H”的情况下，比较结果信号HS_SQ才输出正常的信号检测结果，此外比较结果信号HS_SQ固定输出逻辑电平“L”，在后部分不将在不稳定期间输出的比较结果信号HS_SQ传给采用比较结果信号HS_SQ的电路。
高速用HS_SQ电路54在工作启动信号XIQ和信号检测启动信号HS_SQLENB的逻辑电平为“H”的情况下，作为比较结果信号HS_SQ输出提供给基准电平生成电路160的差动对的检测电平输入信号WP、WZ的差分和、差动对的输入信号DP、DM的差分的比较结果。如上所述，高速用HS_SQ电路54实际上通过比较作为对应差动对的检测电平输入信号WP、WZ的差分的放大电压的基准电平RP和、作为对应差动对的输入信号DP、DM的差分的放大电压的点PKH，进行信号检测。
像这样，由于在具有与差动放大电路60相同电特性的基准电平生成电路160生成基准电平RP，所以在电路设计中，可以不考虑基准电平RP的电位而设定检测电平。
图10示出高速用HS_SQ电路54的工作控制定时的一例。
例如，通过在时刻T1使工作启动信号XIQ成为逻辑电平“H”之后，在时刻T2使信号检测启动信号HS_SQLENB成为逻辑电平“H”，可以检测差动对的输入信号DP、DM的信号。从而，从时刻T2到差动对的输入信号DP、DM的差分超过差动对的检测电平输入信号WP、WZ的差分的时刻T3为止，比较结果信号HS_SQ的输出成为逻辑电平“L”，在时刻T3之后比较结果信号HS_SQ的输出成为逻辑电平“H”。
在时刻T4，通过使信号检测启动信号HS_SQLENB的逻辑电平成为“L”，将比较结果信号HS_SQ的输出固定在逻辑电平“L”，在时刻T5使工作启动信号XIQ成为逻辑电平“L”，可以停止工作控制信号BP1的高速用HS_SQ电路54整体的工作。
另外，在此说明了高速用HS_SQ电路54的工作，但对于低速用HS_SQ_L电路52的工作也是同样的。与在高速用HS_SQ电路54中重视响应速度而最佳化大小的晶体管不同，低速用HS_SQ_L电路52中通过重视信号检测灵敏度而最佳化大小来实现。
3.电子设备下面，说明含有上述本实施例的数据传送控制装置的电子设备的例子。
例如，图11A示出作为一电子设备的打印机的内部框图，图12A示出其外观图。CPU(微计算机)510进行系统整体的控制等。操作部511是用户操作打印机的设备。在ROM516存储有控制程序、字体等，RAM517作为CPU510的工作区域工作。DMAC518是不经CPU510而进行数据传送的DMA控制器。显示屏519向用户通知打印机的工作状态。
经USB从个人计算机等其它设备发来的串行打印数据由数据传送控制装置500变换成并行打印数据。接着，变换后的并行打印数据由CPU510或DMAC518送给打印处理部(打印机引擎)512。接着，在打印处理部512对并行打印数据进行给予的处理，利用由打印磁头等构成的打印部(进行数据的输出处理的装置)514打印到纸上并输出。
图11B示出作为一电子设备的扫描仪的内部框图，图12B示出其外观图。CPU520进行系统整体的控制等。操作部521是用户操作扫描仪的设备。在ROM526存储有控制程序等，RAM527作为CPU520的工作区域工作。DMAC528是DMA控制器。
利用由光源、光电变换器等构成的图象读取部(进行数据的读取处理的装置)522读取原稿图象，读取的图像数据被图像处理部(扫描仪引擎)524处理。接着，处理后的图像数据利用CPU520或DMAC528发送给数据传送控制装置500。数据传送控制装置500将该并行图像数据变换成串行数据，经USB发送给个人计算机等其它设备。
图11C示出作为一电子设备的CD-RW驱动器的内部框图，图12C示出其外观图。CPU530进行系统整体的控制等。操作部531是用户操作CD-RW的设备。在ROM536存储有控制程序等，RAM537作为CPU530的工作区域工作。DMAC538是DMA控制器。
利用由激光、电动机、光学系统等构成的读取写入部(进行数据的读取处理的装置或进行数据的存储处理的装置)533从CD-RW532读取的数据输入到信号处理部534，进行纠错等给予的信号处理。进行了信号处理的数据利用CPU530或DMAC538发送给数据传送控制装置500。数据传送控制装置500将该并行数据变换成串行数据，经USB发送给个人计算机等其它设备。
另一方面，经USB从其它设备发来的串行数据由数据传送控制装置500变换成并行数据。接着，该并行数据利用CPU530或DMAC538发送给信号处理部534。接着，在信号处理部534对该并行数据进行给予的信号处理，利用读取写入部533存储到CD-RW532。
另外，在图11A、图11B、图11C中，也可以除了CPU510、520、530之外，在数据传送控制装置500另外设置控制数据传送的CPU。
若将本实施例的数据传送控制装置用于电子设备，则可以进行USB2.0的HS模式的数据传送。从而，在用户利用个人计算机等进行了开始打印的指示时，可以在短时间结束打印。另外，在进行了将图象读取到扫描仪的指示之后，用户可以在短时间内看到读取的图象。另外，可以高速地从CD-RW读取数据和、将数据写入CD-RW。
另外，若本实施例的数据传送控制装置用于电子设备，则可以高精度检测从连接到总线的其它电子设备以HS模式传送的数据的接收，例如可以适当控制接收处理的工作开始，所以可以节省电子设备的功率。
另外，作为可以适用本实施例的数据传送控制装置的电子设备除了上述之外，还可以考虑各种光盘驱动(CD-ROM、DVD)、光磁盘驱动(MO)、硬盘驱动、TV、VTR、摄像机、音频设备、电话机、投影仪、个人计算机、掌上电脑、文字处理器等各种设备。
本发明不限于本实施例，在本发明的要旨范围内可以进行各种变形。
例如，本发明的数据传送控制装置的结构不限于图2所示的结构。
另外，本发明最好是适用于USB2.0的数据传送，但不限于此。本发明也可以适用于例如基于与USB2.0相同思想的规格和发展了USB2.0的规格的数据传送。
权利要求
1.一种检测有无输入信号的信号检测电路，其特征在于具有包括将输入信号的峰值保持在给予的点的峰值保持电路；将上述点的电位返回到给予的恒电位的恒电位设定电路；比较上述点的电位和给予的基准电平的比较电路，基于上述比较电路的比较结果，检测有无输入信号。
2.一种检测有无差动对的输入信号的信号检测电路，其特征在于具有输出基于差动对的输入信号放大的差动对的输出信号的差动放大器；将上述差动对的输出信号的各峰值保持在给予的点的第1和第2峰值保持电路；比保持上述峰值的电位变化更慢地将上述点的电位返回到给予的恒电位的恒电位设定电路和；比较上述点的电位和给予的基准电平的比较电路；基于上述比较电路的比较结果，检测有无输入信号。
3.根据权利要求2所述的信号检测电路，其特征在于上述第1和第2峰值保持电路将上述差动对的输出信号的下限值保持在给予的点，上述恒电位设定电路通过比保持上述下限值的电位变化更慢地对上述点提供电荷，将上述点的电位返回到给予的恒电位。
4.根据权利要求3所述的信号检测电路，其特征在于上述恒电位设定电路包括比保持上述下限值的电位变化更慢地提供微量电荷的恒流源。
5.根据权利要求2所述的信号检测电路，其特征在于上述差动放大器包括源极端子与第1电源连接的第1个第1导电型晶体管；源极端子与上述第1个第1导电型晶体管的漏极端子连接的第2个第1导电型晶体管；源极端子与上述第1个第1导电型晶体管的漏极端子连接的第3个第1导电型晶体管；栅极端子和漏极端子与上述第2个第1导电型晶体管的漏极端子连接、源极端子与第2电源连接的第1个第2导电型晶体管和；栅极端子和漏极端子与上述第3个第1导电型晶体管的漏极端子连接、源极端子与第2电源连接的第2个第2导电型晶体管，给予的启动信号提供给上述第1个第1导电型晶体管的栅极端子，上述差动对的输入信号提供给上述第2和第3个第1导电型晶体管的栅极端子，上述差动对的输出信号从上述第1和第2个第2导电型晶体管的漏极端子输出。
6.根据权利要求2所述的信号检测电路，其特征在于上述第1和第2峰值保持电路中的至少一方包括源极端子与第1电源连接的第4个第1导电型晶体管；源极端子与上述第4个第1导电型晶体管的漏极端子连接的第5个第1导电型晶体管；源极端子与上述第4个第1导电型晶体管的漏极端子连接的第6个第1导电型晶体管；漏极端子与上述第5个第1导电型晶体管的漏极端子连接、栅极端子与上述第6个第1导电型晶体管的漏极端子连接、源极端子与第2电源连接的第3个第2导电型晶体管；栅极端子和漏极端子与上述第6个第1导电型晶体管的漏极端子连接、源极端子与第2电源连接的第4个第2导电型晶体管和；漏极端子与上述第6个第1导电型晶体管的栅极端子连接、栅极端子与上述第3个第2导电型晶体管的漏极端子连接、源极端子与第2电源连接的第5个第2导电型晶体管，给予的启动信号提供给上述第4个第1导电型晶体管的栅极端子，上述差动对的输出信号的一方提供给上述第5个第1导电型晶体管的栅极端子，上述点与上述第6个第1导电型晶体管的栅极端子连接。
7.根据权利要求2所述的信号检测电路，其特征在于上述比较电路包括源极端子与第1电源连接的第7个第1导电型晶体管；源极端子与上述第7个第1导电型晶体管的漏极端子连接的第8个第1导电型晶体管；源极端子与上述第7个第1导电型晶体管的漏极端子连接的第9个第1导电型晶体管；栅极端子和漏极端子与上述第8个第1导电型晶体管的漏极端子连接、源极端子与第2电源连接的第6个第2导电型晶体管；漏极端子与上述第9个第1导电型晶体管的漏极端子连接、栅极端子与上述第6个第2导电型晶体管的栅极端子连接、源极端子与第2电源连接的第7个第2导电型晶体管和；漏极端子与上述第6个第2导电型晶体管的栅极端子连接、栅极端子与上述第7个第2导电型晶体管的漏极端子连接、源极端子与第2电源连接的第8个第2导电型晶体管，给予的启动信号提供给上述第7个第1导电型晶体管的栅极端子，上述点与上述第8个第1导电型晶体管的栅极端子连接，上述基准电平的信号提供给上述第9个第1导电型晶体管的栅极端子，比较结果从上述第7个第2导电型晶体管的漏极端子输出。
8.根据权利要求7所述的信号检测电路，其特征在于包括源极端子与第1电源连接的第10个第1导电型晶体管；源极端子与上述第10个第1导电型晶体管的漏极端子连接的第11个第1导电型晶体管；源极端子与上述第10个第1导电型晶体管的漏极端子连接的第12个第1导电型晶体管；栅极端子和漏极端子与上述第11个第1导电型晶体管的漏极端子连接、源极端子与第2电源连接的第9个第2导电型晶体管和；栅极端子和漏极端子与上述第1 2个第1导电型晶体管的漏极端子连接、源极端子与第2电源连接的第10个第2导电型晶体管，包括将给予的启动信号提供给上述第10个第1导电型晶体管的栅极端子，对应应检测的电平的差动对的检测电平信号分别提供给上述第11和第12个第1导电型晶体管的栅极端子，上述基准电平信号从上述第10个第2导电型晶体管的漏极端子输出的基准电平生成电路，上述基准电平生成电路具有与上述差动放大器相同的电特性。
9.根据权利要求2所述的信号检测电路，其特征在于上述恒电位设定电路具有源极端子与第1电源连接、漏极端子与上述点连接的第13个第1导电型晶体管和；插入上述点和第2电源之间的电容，给予的启动信号提供给上述第13个第1导电型晶体管的栅极端子。
10.根据权利要求2所述的信号检测电路，其特征在于具有源极端子与第1电源连接的第14个第1导电型晶体管和；漏极端子与上述第14个第1导电型晶体管的漏极端子连接、源极端子与第2电源连接的第11个第2导电型晶体管，包括将给予的启动信号提供给上述第14个第1导电型晶体管的栅极端子，上述比较电路的输出信号提供给上述第11个第2导电型晶体管的栅极端子，从上述第11个第2导电型晶体管的漏极端子输出对应于上述比较电路的输出信号的逻辑电平信号的输出电路。
11.根据权利要求2至10的任意一项所述的信号检测电路，其特征在于上述差动对的输入信号是遵循USB(Universal Serial Bus)规格的信号。
12.一种数据传送控制装置，其特征在于具有权利要求1至10的任意一项所述的信号检测电路和；基于上述信号检测电路检测的信号进行给予的接收处理的电路。
13.一种数据传送控制装置，其特征在于具有根据权利要求11所述的信号检测电路和；基于上述信号检测电路检测的信号进行给予的接收处理的电路。
14.一种电子设备，其特征在于具有根据权利要求12所述的数据传送控制装置和；对经上述数据传送控制装置和总线传送的数据进行输出处理、取得处理或存储处理的装置。
15.一种电子设备，其特征在于具有根据权利要求13所述的数据传送控制装置和；对经上述数据传送控制装置和总线传送的数据进行输出处理、取得处理或存储处理的装置。
全文摘要
提供可以检测高速、小振幅信号的信号检测电路,采用该信号检测电路的数据传送控制装置和电子设备。信号检测电路2具有峰值保持电路4、恒电位设定电路6、比较电路8。峰值保持电路4将输入信号的峰值保持在给予的点。恒电位设定电路6将峰值保持电路4保持峰值而变化的给予的点的电位以比保持峰值的电位变化更大的时间常数通常是返回到恒电位。比较电路8保持峰值,将缓慢地返回到恒电位的点的电位与给予的基准电平进行比较,作为检测信号输出该比较结果。
文档编号H03K5/08GK1385964SQ0212313
公开日2002年12月18日 申请日期2002年5月14日 优先权日2001年5月14日
发明者中田章 申请人:精工爱普生株式会社