专利名称：可选择的输出沿速率控制的制作方法
技术领域：
本申请涉及集成电路，特别涉及具有受控输出沿转换速率的集成电路。
这些要求体现在，特别是缓冲器和驱动器中，并经常在外部上拉到为了兼容设计人员可能选择的任何实际电压的开漏结构中体现。本领域中公知的，也可以通过将开漏连接在一起直接实现“或”的功能。
当在较高速度下驱动信号高速变化时，高逻辑电平电路的另一个局限是自身产生的噪声和功率消耗增加。例如，当许多缓冲器开关时，高的dv/dt沿将产生噪声增加和更高功耗的额外电流。广义地说，噪声是随易受高速变化影响的公共阻抗、静电和电磁耦合机构变化而变化。此外，由于传输线效应和其它感性和容性元件，与较慢的信号沿相比，电路中的振铃(ring)一般将更高并且持续时间更长。
美国专利号5,977,790公开了可编程转换速率(沿速率)控制电路。该技术使用多个晶体管和门与电阻(或等效物)一起决定转换速率的功能。由于该技术使用了许多元件并由此占用了管芯的大部分，因此这项独特的设计受到了限制。同一发明人的美国专利5,489,862公开了反馈转换速率控制电路，但转换速率控制不能编程。
美国专利号5,537,070公开了采用参考电压和电流源的转换速率控制电路，但只能控制开漏电路的高到低的输出转换。在该发明中，低到高的转换特意未受影响。
这些局限的一种解决方案是提供一种在两个方向都具有可选择控制信号沿速率的电路。优选实施例也涉及将输出逻辑信号转换为与输入信号非常不同的信号。
本发明的一个目的是提供用于选择和控制输出信号沿速率的装置和方法。
上拉和下拉晶体管的漏极或集电极分别连接到设计用来不满(starve)晶体管的电流源，以便在正和负电压之间摆动的电路的输出信号具有受控的沿速率轮廓(edge rate profile)。控制是随电流源和相关特定晶体管的变化而变化。由于相关的晶体管被不满，所以它们不能突然的开关——它们经历模拟型动作，从而允许控制其沿速率的轮廓。本领域的从业人员熟悉控制特定参数实现希望的沿速率轮廓的方法。在优选实施例中，电路为驱动输出晶体管级的反相器，以提供与反相器控制的沿速率轮廓相对应的沿速率轮廓的输出。
本发明的优选例子提供了能够与第一电流源并联开关的第三个电流源，与第二电流源并联开关的第四电流源。当在这些附加的电流源中开关时，加快了反相器输出的沿速率轮廓，由此加快了输出晶体管级的输出。开关功能可以是串联连接的开/关固态开关或使电流源停用同时不必断开的电路装置。这两种电路在本领域中都已公知。
在优选实施例中，电流源值为由参考信号控制的函数，一个将电流源连接到上拉，一个将电流源连接到下拉。可以为每个电流源使用单独的控制机构，如本领域中公知的，可以使用其它装置以确定这些电流源的值。在另一优选实施例中，可以使用许多附加电流源，其中每个附加电流源或电流源组可以通过附加的逻辑信号启用，用于选择地编程输出沿速率轮廓。
在又一优选实施例中，输出晶体管级为单个下拉晶体管，漏或集电极连接到上拉电阻。此时，上拉电阻可以连接到实际上任何电源的电源线。在又一优选实施例中，输出晶体管级除了下拉晶体管之外还包括上拉晶体管。这里这两个晶体管的控制输入被连接，并由反相器输出驱动。此外，设计并构形这些晶体管以提供控制的沿速率轮廓，对应于反相器输出产生的沿速率轮廓。
本领域中的技术人员应该理解虽然参考示例性实施例、附图及使用的方法介绍了下面详细的说明，但本发明不限于这些实施例及使用的方法。相反，本发明具有较宽的范围，并仅由附带的权利要求书所陈述的内容限定。
本发明的介绍参考下面的附图，其中图1为本发明实施例的示意性方框图；图2为图1中反相器电路的更具体的电路示意图；图3为体现本发明一个示例的示意图；图4为体现本发明一个示例的示意图；以及图5为图3中电路的一个实施例的输入/输出时序图。
在图1中，IN信号为低电平时驱动开关S1到位置A，如图所示，电流源4驱动输出晶体管8的栅极6为高电平，由此导通晶体管8驱动OUT为低电位。当IN信号为高电平时，开关在位置B，电流源10驱动栅极为低电平，使晶体管8截止，由此R1将OUT上拉为高电平。
考虑电路的其它部分设计电流源4，包括栅极6的等效电容，以设计的速率将栅极6驱动为高电平，因此在设计的延迟之后以设计的沿速率将OUT信号驱动为低电平。延迟是电流源4将栅极6驱动到晶体管8的阈值需要的时间。由晶体管8的特性和OUT信号上已知的静态和瞬态负载确定OUT信号的沿速率。通过控制晶体管8栅极的电压变化速率可以控制OUT的沿速率。
和电流源4使OUT变为低电平一样，电流源10将栅极6驱动为低电平，具有延迟并以沿速率将OUT信号变高电平。但是，本领域中的技术人员应该理解，主要由OUT信号上的负载将OUT驱动为高电平，当它截止时，降低了晶体管8中的漏电流。
仍然参考图1，沿速率控制(ERC)信号驱动两个开关S2和S3。当ERC为高电平时，在本实施例中，两个开关都“闭合”，电流源12经由S2加到电流源4，电流源14经由S3加到电流源10。当电流源12和14工作并分别加到电流源4和10时，延迟将更短，沿速率将更快。
图2示出了反相器2的工作过程。这里，开关S1由以下形成NMOS16，它的栅极连接到IN信号，它的漏级连接到栅极6，它的源级连接到位置B。PMOS18，它的栅极连接到IN信号，它的漏极连接到栅极6，它的源极连接到位置A；NMOS和PMOS串联使栅极6和位置A和B之间的连接导通和断开。在一个例子中，图1的电流源4和6提供了小电流，使相关的晶体管16和18“不满”。以此方式，控制电压变换轮廓，晶体管6栅极的正和负变换，由此控制OUT节点处的电压变换边缘。当额外的电流源12和14驱动晶体管6的栅极时，晶体管16和18以不同的电平保持电流不满，但栅极电压仍然变换，并控制输出电压变换。如上所述，电流不满晶体管不突然地开关—它们经历模拟类型的工作，由此能够控制沿速率轮廓。
“不满”反相器形态是指在反相器晶体管的源极中使用电流源。例如，图2的NMOS和PMOS中，对于NMOS，源极连接到电流源10和14，对于PMOS，连接到电流源4和12。设计这些电流源以限制到下一级的电流，在图1中下一级指NMOS晶体管8。参考图4，当PMOS 18导通时，电流由PMOS 30和PMOS32组成的电流源加到NMOS 8的栅极6。这些电流源的值由晶体管的尺寸、参考电压26确定。当NMOS 16导通时，由晶体管34和36形成相应的电流源。在晶体管8的栅极的电压沿的时间速率完全由以上讨论的电流源确定，并且通过选择参考电压26和28以及已知的晶体管的参数，设计人员可以控制在栅极6的沿从而控制OUT信号。
图3为非开漏方案的输出级的原理图。PMOS上拉晶体管驱动OUT信号正极到Vcc，大致等同于晶体管8将OUT信号拉到地。
图4示出了完全开漏电路。示出的由晶体管18和16组成的反相器2驱动输出晶体管8的栅极6。输出晶体管8的漏极连接到OUT，由电阻器R1上拉到电压线Vee。
示出的输入信号ERC作为包含M33和M34的反相器的输入。反相器的输出表示为scb 22。scb 22信号输入到包含M37和M38的另一个反相器，输出信号记为sc 24。
A点连接到M26的漏极，M26的栅极连接到参考电压26。选择该参考电压以偏置M26，形成图1中的电流源4。选择该电流源的值以及下述的其它电流源的值，以实现所希望的沿速率。当ERC信号为高时，sc信号驱动M35和M30的栅极为高，驱动M29的栅极的scb信号为低。M35关断，M30和M29导通。在该条件下，参考电压26通过导通的晶体管M30和M29到达M28的栅极。在这种情况下，M28形成驱动A点的电流源12。该状态与图1中的开关S2闭合时相同。
M30和M29以并联方式提供，以保证参考电压26和M28的栅极之间的低阻抗通路。在其它的例子中，采用一个晶体管代替M30和M29。仍在其它的例子中，电路可以采用包括双极型晶体管和二极管的双极型元件或双极性和MOS元件的组合实现。
当ERC信号为低时，scb 22为高，并且sc 24为低，保持M30和M29关断，M35导通，从而关断M28，并由此使电流源12(图1)禁止或关断。这等效于图1中的开关S2打开。
连接到点B的电路的工作类似于上述电路的工作。参考电压28驱动M24的栅极，其中M24仍参考图4，当ERC为低时，M36导通，并且M32、M31和M27都关断。晶体管M27关断，从而使电流源14(图1)禁止或关断。这等效于开关S3(图1)打开。当ERC为高时，M27导通，并且电流源14导通并驱动B点。
具体的电路值、电压和电流级别以及可编程控制沿的值是工艺、工作环境和应用的函数。在一个例子中，输入逻辑电平为0到3.3伏。图4在同一幅图中示出了IN和OUT信号。在该例中，参考图4，电流源10大约1毫安，并且电流源12和14也是大约1毫安。R1为25欧姆，Vee大约1.5伏。在这种情况下，晶体管30和32的长度和宽度相同。
本领域的专业人员应当知道怎样设计电阻器以提供实际上任何合理的电流。
电流源4和12都由参考电压26控制，并且互相跟随。由参考电压28控制的电流源10和14也是这样。
在其它的说明性的例子中，作为本领域的专业人员应当理解，用于输入和输出的逻辑电平、电流值可以采用其它更有利的值。此外，图5示出了在图4所示电路中测量到的输入/输出信号的比较。输入信号40横向穿过0到3.3伏，输出信号横向穿过0.25到1.5伏。当ERC信号为高时，产生输出信号42，并且当ERC为低时，产生输出信号44。显然，输出信号42延迟较少，上升比信号44快。当输入变低沿时，信号42比信号44下降得快，延迟较少。
应该理解以上介绍的实施例这里仅作为例子，也可以有许多变形和替换。因此，本发明广义地看仅由下文附带的权利要求书陈述的范围限定。
权利要求
1.一种电路，包括反相器，限定了第一输入和第一输出以及两种状态，第一状态为上拉晶体管导通，第二状态为下拉晶体管导通，连接到上拉晶体管的第一电流源，连接到下拉晶体管的第二电流源，其中在第一状态中，第一电流源提供到输出的电流，在第二状态中第二电流源提供到第一输出的电流，与第一电流源并联的第三电流源，与第二电流源并联的第四电流源，使第三电流源选择性地能和不能添加到第一电流源的装置，使第四电流源选择性地能和不能添加到第二电流源的装置，其中当变成正和负时，控制第一输出的电压沿速率轮廓。
2.根据权利要求1的电路，其中使第三电流源选择性地能和不能添加到第一电流源的装置包括带控制节点的第一晶体管开关，输入逻辑信号连接到控制节点，其中当输入逻辑信号为一个状态时，第一晶体管开关导通使第三电流源与第一电流源并联，当输入逻辑信号为另一状态时，第三电流源停用，不是并联状态。
3.根据权利要求1的电路，其中使第四电流源选择性地使能和不能添加到第二电流源的装置包括带控制节点的第二晶体管开关，输入逻辑信号连接到控制节点，其中当输入逻辑信号处于一个状态时，第二晶体管开关导通使第三电流源与第二电流源并联，当输入逻辑信号处于另一状态时，第四电流源停用，不是并联状态。
4.根据权利要求1的电路，还包括限定了第二输出和连接到第一输出的控制输入的输出晶体管级，其中输出晶体管级响应第一输出电压沿速率轮廓，提供对应的第二输出电压沿速率轮廓。
5.根据权利要求1的电路，其中构形电流源使上拉和下拉晶体管不满，由此限定了电压输出沿速率轮廓。
6.根据权利要求1的电路，还包括设置第一参考源以确定第一和第三电流源的电流值，设置第二参考电压以确定第二和第四电流源的电流值。
7.根据权利要求6的电路，还包括带第一控制节点的第一晶体管开关，带第二控制节点的第二晶体管开关，以及连接到第一和第二控制节点的输入逻辑信号，其中当输入逻辑信号处于一个状态时，第一晶体管开关导通将第一参考源连接到第三电流源，且使它与第一电流源并联，当输入逻辑信号处于另一状态时，第三电流源停用，当输入逻辑信号处于一个状态时，第二晶体管开关导通将第二参考源连接到第四电流源，使它与第二电流源并联，当输入逻辑信号处于另一状态时，第四电流源停用。
8.根据权利要求2的电路，其中输出晶体管级包括上拉晶体管和下拉晶体管。
9.根据权利要求8的电路，其中输出晶体管级包括PMOS上拉场效应晶体管和NMOS下拉场效应晶体管。
10.根据权利要求2的电路，其中输出晶体管级包括连接到第二输出的下拉晶体管和上拉电阻。
11.根据权利要求6的电路，其中第一和第三电流源包括分别具有第一和第三控制输入的第一和第三晶体管，其中当第一参考电压连接到第一和第三控制输入时，设计并构形第一和第三晶体管分别提供第一和第三电流。
12.根据权利要求6的电路，其中第二和第四电流源包括分别具有第二和第四控制输入的第二和第四晶体管，其中当第二参考电压连接到第二和第四控制输入时，设计并构形第二和第四晶体管分别提供第二和第四电流。
13.根据权利要求1的电路，还包括与第一电流源并联设置的多个第一附加电流源，和与第二电流源并联设置的多个第二附加电流源，以及选择性地使所述第一和第二多个电流源的每一个启用的装置，其中当变成正和负时响应地启用通过多个第一和第二电流源的所述电流源，选择性地控制第一输出的电压沿速率轮廓。
全文摘要
排列使用电流不满上拉和下拉晶体管的电路经由每个晶体管电流源连接到输出晶体管级。选择电流源值，以便不满晶体管提供已知的电压沿速率轮廓，作为电流源函数和晶体管参数的函数。两个或多个附加电流源，当启用分布与第一电流源并联的贡献电流时，响应启用电流源，控制的电压沿速率轮廓选择性地加速。提供启用输入使每个附加电流源选择性地控制较快或较慢沿速率轮廓。使用参考电压确定电流源值和晶体管参数。优选晶体管为MOSFET。
文档编号H03K5/12GK1391350SQ02141398
公开日2003年1月15日 申请日期2002年5月23日 优先权日2001年5月24日
发明者C·克莱恩, M·J·米斯克 申请人:美国快捷半导体有限公司