专利名称：用于自动跟踪和/或处理数据,特别是音频、电视和/或视频数据的电路设置和方法
技术领域：
本发明涉及一种具有至少一个锁相环的电路设置，其包括-至少一个鉴相器，用于检测至少一个模拟输入信号的相位信息，特别是至少一个模拟输入信号的至少一个上升沿和/或下降沿到达之后的相位信息，-至少一个环路滤波器，由鉴相器输出的输出信号可以馈送到该环路滤波器，用于确定至少一个增量，和-至少一个斜坡振荡器，由环路滤波器输出的增量可以馈送到该斜坡振荡器。
此外，本发明涉及一种通过至少一个锁相环自动跟踪和/或处理数据，特别是音频、电视和/或视频数据的方法，其中-通过至少一个鉴相器检测相位信息，特别是在至少一个模拟输入信号的至少一个上升沿和/或下降沿到达后的相位信息，-通过至少一个环路滤波器确定至少一个增量，其中由鉴相器输出的输出信号被馈送到该环路滤波器，和-至少一个斜坡振荡器被馈送有由环路滤波器输出的该增量。
随着技术的进步，集成电路(所谓的集成电路IC)的结构正变得越来越小且越来越复杂。这样就开发出了在一个系统上实现越来越高的要求，并将越来越多的功能集中在一个集成电路上的可能性。
由于发展这种复杂系统的成本非常高，因此，为了能够弥补所花费的成本而尽可能地能够在市场上出售这些产品是非常重要的。为此，人们努力使开发时间尽可能的短。用于缩短开发时间的出发点是一种尽可能灵活并可以普遍使用的数据库。
在这一点上，对于大量应用来说，必须要产生具有一定频率比，并相对于输入信号具有恒定相位关系的时钟信号。为此，通常使用锁相环(所谓的锁相环PLL)。锁相环是一种用于产生具有一定精确度的具有所希望的频率和相位关系的特定电路；利用该精确度，电路根据电路的需要和控制状态来进行操作。
通常锁相环PLL的应用领域是电视技术。为了使电视观众能够在他的电视机上看到清晰的电视图像，必须要使电视机显像管的偏转单元与频率和相位进行了校正的传输图像相同步；这是通过锁相环PLL来执行的。
因此，锁相环PLL是一种控制系统，其目的是使振荡器与输入信号在频率和相位上都同步。在同步状态下，输入信号和振荡器信号之间的相位差为零或者恒定。在输入信号和振荡器信号彼此间出现相位偏移时，锁相环PLL重新调节振荡器，直到相位偏移再一次消失或恒定为止。
在电视应用中，水平同步信号或线性同步信号(所谓的“hsync”信号)经常被作为得到时钟信号的参考信号，该时钟信号的频率是输入频率的倍数，例如2.048倍，或者是其一部分。
如果要考虑的应用不是电视或视频应用，而是其它的应用，例如音频应用，则参考信号通常是可以被称作“hin”信号的普通信号因此，在音频应用中，所谓的“字选W[ord]S[elect]”信号经常是用于传输数据的位宽时钟的参考信号。这里，“字选WS”信号是在内部集成电路声音IIS模式(所谓的IIS模式或I2S模式)中在音频数据的串行传输中用于声道区分的信号；这意味着，“字选WS”信号通过高或低状态表示正在使用的是左侧声道还是右侧声道。
过去，模拟锁相环PLL系统已经被用于电视应用和音频应用，利用该系统，对于输入频率在从大约15千赫到大约60千赫的范围内的情况，可以提供幅度小于300兆赫的时钟信号。对于新的超大规模集成电路VLSI处理，需要一种新的数字低频PLL，相比于模拟系统，其可以以更灵活的方式来使用。
最近，人们主要采用的是数字PLL系统，例如，这是因为-模拟PLL系统不能(再)满足市场或消费者或顾客所需要的性能，-模拟系统对干扰，如“地面反跳”(＝由于转换操作而导致产生的参考电压的波动)非常敏感，或者-数字PLL系统可以被做得更小而不会损失任何性能。
因此，这给出了为什么锁相环系统的模拟部分应该尽可能多地被减少的原因，此外，通过模拟PLL系统，要克服巨大的困难才能得到所需要的性能，或者根本不能得到所需要的性能-不切断输入信号或切断输入信号，系统都保持在其最后的频率上，例如以引入监控模式；-当控制环路被打开，系统被转换到其额定频率上时(或者反之亦然)，利用有限的且可适应的频率变化，应以整个时间内连续保持的平滑方式发生这种情况；如果电视机内的线性频率变化得太快，则超高压EHT也变得太大，并且电视机进入x射线保护切断模式；-(率减)时间常数和阻尼因子的独立转换；-应对结构状态进行测试；功能测试量应尽可能的少。
数字锁相环系统已经广泛用于电视TV应用；例如，从文献EP0619653A1中可以了解上面所提到的类型的电路设置。
在文献EP0619653A1中公开的连续时间振荡器具有基于门延迟的转换进行频率调整的机构。由于该机构，频率范围被局限到极小的百分比，这就是为什么需要提供进一步的控制环路的原因，通过该控制环路，系统不受过程扩展的约束，并且通过该控制环路，频率被调整到所希望的范围。
当这种类型的连续时间振荡器工作在其上部的频率限制上时，例如可以是由连接导线而产生的寄生电容控制了开环的工作频率，也控制了实际的频率范围。这在集成电路IC的生产中带来问题。
因此，频率范围可能太小，频率环不得不进行控制。在频率校正过程中，锁相环去耦合，也就是说，锁相环解开，并不得不再一次被耦合或跟踪；作为线路干扰这在屏幕上是很明显的。
根据文献EP0619653A1的数字锁相环的实现方式已经提供了用于适应动态的机构。可以在耦合或跟踪状态下适应的参数包括时间常数，特别是率减时间常数、固有(环路)频率和/或阻尼。
当系统确定相位差大于阈值时，使用可能最快的时间常数。这样增加了可以覆盖的整个频率范围的检测范围。然后，在规定的步骤中减小时间常数；这样导致产生较大的相位跳动以及频率的快速调制。
在电视TV应用中，这导致损坏偏转晶体管并/或转换到x射线保护模式，这是因为高电压超过了x射线限制。在音频应用中，这导致在正常的工作模式中产生干扰和/或不寻常的且无法接受的噪声。最快的时间常数不能被适应。尽管原则上这可以实现，但参考频率内的变化仅可以间接地被覆盖。
根据文献EP0619653A1的PLL设计的模拟部分非常大，并且只有在非常困难的条件下才可以适应更小的处理。在这一点上，在根据文献EP0619653A1的非常关键的PLL布局中，不仅存在将该布局转换到更小的处理的问题，还存在不得不减小电源的困难。
为此，模拟PLL部分需要一种新的结构，并且很难提供一种至少提供与之前相同的抖动性能的结构(在数据传输中，“抖动”指的是相位波动，以及由此所产生的信号频率随时间的变化，其中，这些是数字信号在固定时间点的波动，该固定时间点例如，从一种信号幅度切换到另一种信号幅度的时刻；在所有频率下都可以发生抖动，并且，如果抖动导致定时扰乱则导通数据时钟可以导致数据丢失；但是此外，在视频时钟情况下，抖动还可以导致图像干扰，例如导致线象素偏移，由此导致出现拉长了的边缘；在音频应用中，抖动可以导致出现干扰信号，并导致产生较差的信噪比)。
最后但不是最不重要的，根据文献EP0619653A1实现的PLL布局对所谓的“地面反跳”(＝芯片内部的地电位的上升，其也使得高度集成板的测试更困难)现象非常敏感。
在飞利浦(Philips)的型号为SAA4978和SAA4979的集成电路IC中(＝第三代集成电路)，仅使用了根据文献EP0619653A1的数字锁相环PLL的基本结构，由于上面提到的原因，由于在文献EP0619653A1的
图14、16和18中所示的连续时间振荡器的状态和由此所产生的系统性能，其存在一定的系统固有的问题；后面所产生的系统性能是无法接受的。
总之，关于根据文献EP0619653A1的数字锁相环，其问题是，其在设计上相当复杂，并且在生产中要克服很大的困难才能进行测试。进一步的问题出现在这种公知的PLL系统的相对较大的模拟部分中，其要克服很大的困难才能被小型化，并且问题还出现在有局限性的模拟性能中。
此外，在相位跳动时或在去耦合或不跟踪状态下，很难适应该系统的动态。在这些情况下，时间常数变成非常小的值，并且输出频率变化得非常快，这样就导致在超高压EHT上产生上面所描述过的问题。为了在非常短的时间间隔内耦合或跟踪系统，要执行时间常数的转换。但是，在很少的步骤内进行率减时间常数和阻尼的独立转换是可能的。
飞利浦的型号为PNX3001的数字输出处理器基于模拟/数字单片ADOC的原理，其也已经包含了使用数字-时间转换器以及时间-数字转换器的数字锁相环；但是，在这种情况下，即不可能进行率减时间常数的独立控制，也不可能进行阻尼的独立控制。
这种公知的数字PLL系统具有鉴频器，其促进耦合或跟踪操作，并对相位跳动起反应。当该系统被切断时，不可能进行平滑的、时间连续的从工作频率到额定频率的过渡。此外，其控制的是离散斜坡或时间振荡器(所谓的数字时间振荡器DTO或离散时间振荡器DTO)的“回扫”(flyback)值，而不是增量，其需要花费更多的注意力来控制动态响应并产生时钟相位。
传统上，模拟/数字单片ADOC的音频核心或“声音核心”具有“字选WS”锁相环，相对于理想的实现方式，其相对较复杂，并具有很多不足。
传统实现方式的一个主要问题是，在第一控制环路中仍有模拟锁相环，这在没有输入信号时会将输出频率非常快地减小到较低的值；这导致在扩音器上产生干扰噪声，该噪声可能会因为强度太大而导致扩音器和/或功率输出变压器被损坏。
此外，模拟锁相环间接地耦合到“字选WS”信号上，这是因为它耦合到位时钟上，而该位时钟相对于“字选WS”信号具有一定的比率。该比率已经进行了测量，并且已经调整了分离器，使得输出的频率相对于输入频率具有所希望的比率。
分离器比率的转换也导致工作频率发生相对较突然的改变。这导致在扩音器上产生干扰噪声；它还可能导致损坏该扩音器。
文献US6320574B1描述了一种传统的锁相环PLL系统，其包括“查找LU”表和用于产生模拟相位的数字/模拟转换器支路。鉴相器的分辨率取决于参考时钟。
在文献US6320574B1中公开的鉴频器具有恒定的增益因子，即“陡度”，并且其被设计成仅抑制很小的频率差。因为基于参考时钟每隔一段时间进行一次滤波器的更新，所以该陡度是恒定的。当从文献US6320574B1中所了解的系统被转换到较慢的时间常数时，由于不再耦合或跟踪该系统，所以频率增量/减量应很小。
增量必须明显小于检测范围，并且更新时间必须比最大的检测时间短，即处于较差的条件下。这限制了系统的响应时间或系统可以覆盖的频率范围。
利用文献US6320574B1中所描述的鉴频器不可能处理较大的频率和相位偏移。另外，这种公知的鉴频器也不会被设计得相对于输入端较大的相位偏移足够坚固耐用。
根据文献US6320574B1的锁相环的环路滤波器十分复杂并且也非常不灵活。因为在文献US6320574B1的主题中，离散斜坡振荡器(所谓的数字时间振荡器DTO或离散时间振荡器DTO)的增量直接受鉴频器影响，所以可以通过环路滤波器所固有的比例部分来部分地消除鉴频器的更新。固有比例路径的“增益”减小了鉴频器的陡度，使得不可能进行独立的调节。
根据文献US6320574B1的锁相环中的环路滤波器的动态参数直接取决于阻尼，使得在设计这种公知的环路滤波器以及这种公知的锁相环时自由度很小，且可能性也很小。
从文献US2003/0052997A1中可以了解通过锁相环处理特别是模拟输入信号的方法。
但是，在这方面，文献US2003/0052997A1公开了一种解决锁相环中的耦合或跟踪问题的方案，由于其使用了窗函数和各种不同的鉴相器，因此所述方案与文献EP0619653A1实质上是不同的。文献US2003/0052997A1还区分了精确跟踪和粗略跟踪。另外，文献EP0619653A1还描述了用于对相位噪声作出反应的方法。
在文献US2003/0052997A1的主题中，性能是由微处理器来确定的，没有该微处理器系统就不会启动。如果所有的时钟，也就是说包括有该微控制器时钟的所有时钟都是由该锁相环得到的，则会导致产生启动问题。此外，由于在微控制器与PLL耦合时不能执行其它的任务，因此用于控制锁相环的微控制器的大部分资源都受到限制。
从文献US2002/0191727A1中还了解了通过锁相环处理特别是模拟输入信号的另一种方法。
这种公知的过程使用时间-数字转换器TDC。提高鉴相器的分辨率属于现有技术，因此不是新的。在文献US2002/0191727A1公开的内容中，着重强调了参考信号的上升沿和下降沿被用来确定相位差。为了在输出端得到具有50％占空比的信号，这是很必要的。
在文献US2002/0191727A1的主题中，既没有提供鉴频器，也没有提供对(衰减)时间常数或阻尼因子的控制。由于这种公知的系统不需要对输入端的相位或频率跳动作出反应，因此这是不必要的；相反，这种公知的系统被设计成频率合成器。
这样，这种公知的系统不需要表示使用了鉴频器的较长的时间常数。另外，这种公知的系统也没有数字-时间转换器DTC，用以在环路中不具有模拟振荡器的情况下直接从数字字产生模拟相位。
基于上面所提到的缺点和不足，并考虑到大概的现有技术，本发明的目的是进一步改进上面所提到类型的电路设置，以及上面所提到类型的方法，使得避免出现上面所提到的缺点和不足。
特别是，应使该电路设置和操作该电路设置的方法能容易地适应各种需要。所提出的锁相环在其设计上应很简单，并容易在生产过程中进行测试。最后，为了能够以尽可能简单的方式使整个电路设置适应各种制造过程，应尽可能多地减少电路的模拟部分。
通过具有权利要求1中所说明的特征的电路设置，并通过具有权利要求7中所说明的特征的方法实现了该目的。本发明有优势的改进和有利的展开的特征都表现在相应的从属权利要求中。
因此，本发明基于数字锁相环PLL系统(＝集成电路设置)的原理，其被设计成用于可适应的动态响应，并可以替代根据文献EP0619653A1的公知的PLL系统以及用于模拟/数字单片ADOC方案的公知的“字选WS”PLL系统。
根据本发明的锁相环的方案可以用在许多应用领域中，例如音频、电视TV和/或视频应用领域。
根据本发明的方法工作的根据本发明的电路设置主要具有两个主要部件，即-频率锁定环路和-主要为数字的锁相环。
锁相环耦合到采用水平同步信号或线性同步信号(＝在电视TV应用中为所谓的“hsync”信号；通常在其它应用，如音频应用或视频应用中为“hin”信号)形式的模拟输入信号上。
在这点上，应考虑这样的事实，即，电视TV信号处理和视频信号处理基本上是相同的；仅指出，用“hsync”以及“hin”来用作输入信号，因此，在这方面应注意，原则上，不规定信号的关系；相反，信号的特征是很重要的，其相对于时钟信号具有较低的频率，并用作锁相环PLL的参考信号。
在模拟输入信号的上升沿或其下降沿测量相位。通过时间-数字转换器TDC，实现子像素或子时钟范围的分辨率或精确度。该相位被馈送到环路滤波器，其产生用于数字斜坡或时间振荡器(＝所谓的数字时间振荡器DTO)的增量。
为了确定输出时钟信号的相位，通过(信号)分离器互相分离数字斜坡振荡器的溢出值和时间增量。通过数字-时间转换器DTC将该输出时钟信号从数字领域转换到模拟实时领域。
考虑到根据本发明的锁相环PLL系统是基于实质上完全是数字形式的事实，为了提高电路设置的相位分辨率，使用了TDC/DTC组合，其只包含锁相环PLL系统的相对较小的模拟部分。
因此，本锁相环系统-与上面讨论过的现有技术中的文献不同-可以很容易地适应不同的设计过程，并可以在集成电路(IC)的生产过程中毫不费力地进行测试。
如果输出频率低于数字-时间转换器的可能最高的输出频率，并且如果必要的输出相位抖动的幅度为2tDTC(tDTC＝数字-时间转换器的延迟线中单个面下相或单个“轻拍(tap)”的延迟)，则可以直接使用输出相位。
在本申请中，所需的输出频率更高，使得根据本电路设置的本发明的一种改进以及本方法的一种改进，进一步使用锁相环来放大该频率。
与第一个主要为数字的锁相环不同的是，该进一步的或第二个锁相环是模拟的，并且被设置成作为第一个主要为数字的锁相环后面的第二个环路。在输出端，(频率)分离器利用了所有的相对于彼此具有规定的相位关系的所需信号。
由于该模拟锁相环PLL的结构，它跟在数字锁相环PLL的后面，而不会影响整个系统的动态响应。另外，如果需要模拟PLL的对输入信号的相位关系，则模拟PLL的输出分离器必须利用该输入信号复位至少一次。
根据一个有利的改进，在根据本发明的数字锁相环PLL的环路滤波器中，在正常的PLL模式下，鉴相器的输出信号通过比例元件被放大一比例系数(＝比例因子)。在环路滤波器的积分路径中，比例元件的输出信号在又一个比例元件中再一次被放大该比例系数(＝比例因子)，并在积分元件中被放大一积分系数(＝积分因子)，然后在积分器单元中被积分。
优选的，该积分器包括用于限制积分器值的限幅器。积分器的输出信号和比例路径的输出信号被加在一起，并限幅，目的是限制数字斜坡振荡器的频率范围。环路滤波器的输出信号是用于数字斜坡振荡器的增量值。
根据本电路设置和本方法的一个特别有创造性的改进，可以开通并关闭数字锁相环PLL的操作，也就是说，闭合或打开数字PLL的控制环路。
当通过打开控制环路而关闭数字PLL的操作时，数字或离散斜坡振荡器在没有任何频率或相位的跳动，并具有可调的时间常数的情况下以线性方式进入可调频率。同样可以在没有任何频率或相位的跳动，并具有可调的时间常数的情况下进行从一个频率到下一个频率的过渡。
在本电路设置和本方法中，时间常数可能非常长。为了减少耦合或跟踪所需要的时间，并为了增加耦合/跟踪范围，根据一个特别有创造性的改进，提供至少一个鉴频器，其陡度也可以在较宽的范围内进行调节。
尽管在文献US6320574B1中公开了在数字环路内的鉴频器，但这种公知类型的鉴频器只可以用于很小的频率偏差，其动态特性与根据本发明的鉴频器是不同的，并且其取决于耦合或跟踪方向。文献US6320574B1中公知的这种鉴频器相对于大的相位跳动也是不可靠的。
与根据文献US6320574B1公开的主题不同的是，本发明中所说明的改进不受任何限制，这是因为由鉴频器检测的频率范围没有限制。根据本发明的电路设置在耦合或跟踪相位时的动态响应不随耦合或跟踪方向而改变。
更新鉴频器的时间越长，参考频率和反馈频率之间的差值越小这一事实是本发明相对于现有技术更有利的依据。理论上，鉴频器可以检测任何很小的频率差，并且只要锁相环PLL锁定就自动地无效，因此在锁相环PLL的输入信号和锁相环PLL的输出信号之间具有或多或少恒定的相位关系。在本电路设置中实现的鉴频器相对于相位偏移完全够用。
鉴频器的(衰减)时间常数、阻尼因子和陡度作为系统的参数可以彼此间单独独立地进行控制，这与文献US6320574B1中所公开的鉴频器明显不同，在文献US6320574B1所公开的鉴频器中，这些参数彼此相互依赖。
另外，关于本发明所带来的优点，应注意到，该电路设置和操作该电路设置的方法允许彼此独立地控制时间常数和阻尼。
在这点上，消失的阻尼常数(＝消失的阻尼因子)意味着，该系统没有阻尼；然后会看到具有固有(环路)频率的正弦振荡。阻尼常数(＝阻尼因子)越大，被阻尼的控制过程就越多，过冲就越小。
对于在零和1之间给定的阻尼因子，始终存在过冲。相反，如果阻尼常数正好为1或大于1，则在二阶系统中就不再有过冲；这种情况也被称作非周期的(限制)情况(参见Jan Lunze，“Regelungstechnikl[Control engineering 1]”，Springer-Verlag，1996)，其中，典型的是，仍有过冲，但系统不再振荡，而是正好运行到其最终值。
输出频率可以只随可调节的斜坡来变化，即，即使环路被转换到额定的输出频率，或者即使额定频率被改变了，也会这样。如果取消输入信号，数字锁相环会保持住其最后的输入频率，这也可以被称作是最后输入频率的“冻结”。
与根据文献US2003/0052997A1的公开内容不同的是，通过根据本发明的实现方式，可以通过控制器改变控制寄存器；所包含的其它部件都是独立的。
另外，与现有技术相比，特别是与文献US2002/0191727A1公开的内容相比，本发明的特征在于，在环路中不提供模拟振荡器的情况下，通过数字-时间转换器DTC可以从数字字直接产生模拟相位，如果采用并行操作逻辑来确定相位，则相当于参考时钟频率。可以看到该方案的进一步优势是产生非常少的相位噪声。
下面描述与模拟低频锁相环PLL相比，本电路设置的进一步的优点由于这些数字低频锁相环PLL可以非常慢，并在整个参考周期内连续地控制电路，所以在控制过程中，也就是说在输入信号和反馈信号的参考沿之间的时间间隔内，通过所谓的充电泵锁相环PLL导致产生的主要控制的波动被忽略了；这些控制波动在输出信号中被明显地表现为频率峰值超过了稳定状态下的频率的两倍。
作为定时干扰的结果，这种响应导致在信号处理过程中产生很严重的干扰。甚至有可能的是，运行到该时钟的处理器会停止其处理(通俗地说是“中止”)，并仅在完全将其关断并将其再次开通后才可能被唤醒；在本发明中这种情况被可靠地避免了。
最后，本发明涉及在通信系统中，特别是在声频、电视TV和视频系统，如在声音处理器、立体声解码器、合成调谐器和/或视频处理器中，上面所提到类型的至少一个电路设置和/或上面所提到类型的方法的使用。
根据本发明的锁相环PLL电路设置以及根据本发明的方法不仅可以被用于产生信号，而且以本发明的方式，还可以用于分析信号，例如在测量技术中如果带宽被设定得非常低，则可以在鉴相器的后面测量输入信号的相位调制。例如，这可以被用来解调相位调制，或测量输入信号中的干扰相位调制。由于根据本发明的锁相环PLL的带宽可以被设定得非常低，所以可以测量相位调制直到非常低的调制频率。
利用根据本发明的相同的锁相环PLL，当带宽被设定得较大时，可以分析频率调制，直到相对较高的调制频率，也就是说，当带宽被设定得较大时，也可以进行相位调制的解调或干扰频率分析(输入信号中的干扰相位调制的测量)。
如果利用现有技术中的传统方法进行窄频带的过滤和低频信号的分析都非常复杂、昂贵且不灵活，则通过根据本发明的电路以及通过根据本发明的方法可以非常高效地且非常精确地执行上述处理。
相反，根据本发明的锁相环PLL电路设置和根据本发明的方法也可以被用来调制低频信号
-用于频率调制(PLL的低带宽)-用于相位调制(PLL的高带宽)。
低频调制和解调的应用尤其是在遥测领域中；有大量的信道被容纳在一个较窄的低频频率范围内。例如，可以在移频键控FSK中进行该调制。
调制发生在关于数字时间振荡器DTO增量的PLL中较低的带宽上。解调发生在同样关于数字时间振荡器DTO增量的更高的带宽上，这样的目的是恢复数据和信息。
基于接收的PLL的带宽应被选择得使相邻信道始终保持完全独立那样大。例如，变化不是非常快的大量测量结果可以在窄频带信道上传递，如气象数据(气压、空气湿度、温度、风向等)、容器内的填充程度、力量、电压、生命机能和/或类似结果。
同样，根据本发明的电路设置和根据本发明的方法还可以被用来-传送现有业务中附加业务的低频信号(例如电视机的同步信号中的文本)，和/或-从发射机中控制电视机(例如远程改变图像格式、音量和/或类似参数)；这些业务不需要较大的带宽。
在音频领域，也可以通过本发明传送其它的数据和信息，例如声道的设备参数如音量或频率响应的执行者、标题、广告或控制。
这些应用的一个优点是，信道带宽可以保持恒定，并且可以在频率缝隙中进行其它的传输。传输协议保持不变。根据本发明的同样的锁相环PLL可以构成用于各种应用。为了从相位调制转换到频率调制或从相位解调转换到频率解调，所有所需要的就是转换带宽，并改变馈送点或减少点-在环路滤波器的前面(相位调制)或-在环路滤波器的后面(频率调制)。
同样，从全球定位系统GPS数据流中提取全球定位系统GPS信号需要应用根据本发明的锁相环PLL电路以及根据本发明的方法。由于卫星的移动，参考频率受多普勒效应的影响始终发生少量变化，使得频率位置和/或相位始终不与接收器一致。另外，由于所谓的随机噪声信号发生抖动，并且频率从一个卫星到另一个卫星也是不同的。
根据本发明的用在这种情况下的锁相环PLL往往是基于软件的；根据本发明的PLL也适用于该目的。
在这种情况下，只需要鉴相器、环路滤波器和数字时间振荡器DTO；时间-数字转换器TDC/数字-时间转换器DTC模块被忽略了。同样，由于仅需要在毫秒范围内重新构成低频信号，因此不需要第二个模拟锁相环PLL。
如必要的话，频率锁定环路也可以专门以软件形式来实现。因此，锁相环PLL可以作为纯软件来工作，省掉了第二个锁相环PLL和时间-数字转换器TDC/数字-时间转换器DTC模块。由于相位传递响应和频率传递响应的特性，不必考虑实现的类型，可以确定是否包含根据本发明的锁相环PLL。
由于在传统上，在自动跟踪数据信号方面始终存在困难，因此，根据本发明的锁相环PLL电路也适用于全球定位系统GPS。在这方面一种可能的改进是，适当地调节根据本发明的锁相环PLL电路的带宽和中心频率，其中，可以以非常简单的方式彼此独立地调节带宽和中心频率。
根据本发明的电路设置和根据本发明的方法的进一步的应用可以是在语音失真或语音扰频中。在这种情况下，锁相环PLL例如可以被用来将语音调制到变化的载波频率上。
为此，作为输入信号的载波频率和数字时间振荡器增量DTO_inc必须同时转换，使得锁相环PLL不解除锁定；在数字时间振荡器增量DTO_inc上进行调制。
当根据本发明的锁相环PLL例如被用在心率和/或轻微偏差上以启动并控制起搏器时，可以在医疗技术中找到本发明的进一步的应用。
在利用超声的速度测量或距离测量中可以看到在测量技术范围内的进一步应用在速度测量时，发生的多普勒效应被用来执行相对的速度测量。通过根据本发明的锁相环PLL，可以利用超声大幅度增加分辨率，其中，例如，增量的变化可以是测量参数。
在距离测量时，其是传送的信号和接收到的信号之间的相位。在这种情况下，当锁相环PLL自动跟踪传送的信号时数字时间振荡器DTO字(附图标记“dto_fl[y]b[ack]”)可以是距离的测量，当接收到回声时测量的是数字时间振荡器DTO字的状态。
根据本发明的锁相环PLL系统以及根据本发明的基于该系统的操作方法可以被用在数字环境下的各种地方，需要自动跟踪低频信号，或者需要对输入信号非常窄的频率的过滤。
通常，只可以在锁相环PLL的中心频率(附图标记“inc_nom”)上进行调节。所包含的动态参数已经覆盖了锁相环PLL的很宽的可利用范围；只有当在所具有的时间常数是在超过大约1秒的范围内需要更低的输入频率和/或对输入信号更慢的起反应时才必须调节本系统以及有可能的话调节数字时间振荡器DTO的滤波器。
如上面已经提到的，有多种可以有利地推敲并发展本发明的思想的可能性。在这点上，一方面，参考从属于权利要求1和权利要求10的那些权利要求，另一方面，在下面对本发明进一步的改进、特征和优点给出了更详细的描述，特别是在四个实施例中参考了通过图1到10中的例子所示出的实施方式。
在附图中图1示意性地示出了根据本发明的电路设置的第一个实施例，其根据本发明的方法来工作；图2示意性地示出了在图1、图7、图8和图9的电路设置中实现的环路滤波器的实施例；图3用二维图示法(图示的频率f为时间t的函数)示出了图1的电路设置中实现的频率锁定环的功能原理；图4用二维图示法(图示的寄存器“DTO_reg”的过程，特别是增长过程为时间t的函数)示出了图1的电路设置中实现的数字斜坡或时间振荡器的功能原理；图5用二维图示法(图示的如果发生相位跃变和频率偏移时两个信号中的周滑移CS相对于另一个的发生为时间t的函数)示出了图1的电路设置中实现的鉴频器的功能原理；图6用有限状态机(FSM)图的形式示出了图5的鉴频器的工作图；图7示意性地示出了根据本发明的电路设置的第二个实施例，其根据本发明的方法来工作；
图8示意性地示出了根据本发明的电路设置的第三个实施例，其根据本发明的方法来工作；图9示意性地示出了根据本发明的电路设置的第四个实施例，其根据本发明的方法来工作；和图10示意性地示出了在图9的电路设置中实现的边缘检测器的实施例。
图1到10中相同或相似的部分、元件或特征具有相同的标记。
为了避免不必要的重复，接下来关于本发明的改进、特征和优点的说明(除特殊说明的以外)既涉及图1中所示的电路设置100，也涉及图7中所示的电路设置102、图8中所示的电路设置104和图9中所示的电路设置106。
在图1到6中所示的本发明的第一个实施例中，示出了根据本发明的方法来工作的电路设置100。该电路设置100希望被用于普通的应用中，例如，具有规定的抖动性能需要的音频、电视TV和/或视频处理(在数据传输中，“抖动”指的是相位波动，以及由此所产生的信号频率随时间的变化，其中，存在数字信号在固定时间点的波动，该固定时间点例如，从一种信号幅度切换到另一种信号幅度的时刻；在所有频率下都可以发生抖动，并且，如果抖动导致定时扰乱则导通数据时钟可以导致数据丢失；但是此外，在视频时钟情况下，抖动还可以导致图像干扰，例如导致线象素偏移，由此导致出现拉长了的边缘；在音频应用中，抖动可以导致出现干扰信号，并导致产生较差的信噪比)。
如可以从图1看到的，主要数字锁相环40(数字PLL)是电路设置100中的主要组成部件。在这一点上，关于该PLL系统中的分类“主要数字”，应看作是原则上存在不同等级的“数字”锁相环例如，过去，包含有数字鉴相器并且其余部件都是模拟的锁相环被称作是数字的；在其它文献中，仅具有数字鉴相器和数字环路滤波器的锁相环才被称作是数字的。
但是，在本发明中，数字锁相环40被定义成，相位信息是通过数字鉴相器44来检测的，增量信号24是通过数字环路滤波器30来确定的，该数字环路滤波器30被提供有由鉴相器44输出的输出信号56，并且离散斜坡或时间振荡器46被提供有由环路滤波器30输出的增量24以及时钟信号60(即所谓的“clkpll”系统时钟例如具有50％脉冲占空比的方波信号；本发明也可以在具有其它百分比的脉冲占空比的情况下工作)，该时钟信号60具有规定的幅度，例如大约102兆赫，例如54兆赫的时钟信号。
由于数字锁相环40工作在系统时钟52例如54兆赫的系统时钟下，其中，该系统时钟52具有规定的幅度，例如，大约102兆赫，因此，不得不通过集成外部系统42、72来减少所产生的抖动。将在下面更详细地描述系统42、72，该系统42、72可以将信号移动系统时钟52的一个64(或更多)面下相的面下相，并可以测量信号相对于系统时钟52的面下相。
电路设置100中唯一的模拟部分是延迟线，该延迟线既用在时间-数字转换器(TDC)42(作为相位的测量工具)中，也用在数字-时间转换器(DTC)72(作为相位的发生器)中；根据本发明，由于取代了较大的模拟电路，仅有的该DTC-TDC模拟延迟线必须要适应新的产品处理；其余的是数字的。
这样，可以被设计成用于相位的数模转换器(所谓的DAC)且相对于系统时钟52移动上升和/或下降沿(在本发明主要采用的方式中锁相环(PLL)的参考沿可以是上升和下降沿)的数字-时间转换器72(参见图1)形成了时间-数字转换器42的对应部分或互补部分，其中该时间-数字转换器42可以被设计成用于相位的模数转换器(所谓的ADC)。
在本文中，PLL40可以被理解成是完全的数字锁相环。
然后，如果到达的模拟输入信号50(通常所谓的“hin”信号；作为例子这里考虑的基于电视(TV)应用的情况下就是所谓的“hsync”信号)要由数字锁相环40进行处理，则优选地，该水平输入信号50(在电视应用的情况下是水平(hsync)信号50)首先被用作数字锁相环40与其耦合的参考信号或者数字锁相环40自动跟踪的参考信号。
关于上面所述的利用“hin”取代“hsync”作为输入信号的可能性，电视(TV)信号处理和视频信号处理在任何情况下都被看作基本上是相同的，也就是说，输入信号的设计是不固定的。最重要的是输入信号的特性，其相对于时钟信号要具有较低的频率，并作为用于锁相环(PLL)40的参考信号。
用于耦合或自动跟踪的，不仅是通过鉴相器44检测到的输入信号50的上升沿到达后或输入信号50的下降沿到达后的相位信息，输入信号50的该相位也要通过时间-数字转换器42将其数字化，其中该时间-数字转换器42被提供有具有54兆赫规定幅度的系统时钟52(所谓的“clk54”-系统时钟具有50％脉冲占空比的方波信号)。
因此，结果，-数字斜坡振荡器46相对于输入信号50的相位，和-输入信号50相对于数字斜坡振荡器46的时钟的面下相都被测量，其中，数字斜坡振荡器46和数字环路滤波器30通常可以具有不同的时钟频率。
此外，如可以从图1的示意图中看到的，鉴相器44被提供有时间-数字转换器42的例如由额外的相位信息构成的输出信号54以及离散的斜坡振荡器46的第一输出信号62a(所谓的“dto_flb”信号或“dto_flyback”信号)，后面的这个输出信号62a表示具有特定的字宽的数字斜坡振荡器46(中的寄存器)的状态，并被构成为反馈信号。
在这一点上，由鉴相器44执行的相位测量操作原则上由两个部分组成-由相位信号“dto_flb(dto_flyback)”或者离散的斜坡振荡器46(所谓的DTO)的数字时间振荡器(DTO)字(参考62a)得到具有象素精确度的相位测量结果，其中，采用该字在输入信号50的上升参考沿和/或输入信号50的下降参考沿扫描DTO的状态；和-由在输入信号50的上升参考沿和/或输入信号50的下降参考沿的DTO子象素范围，以及由时间-数字转换器(TDC)42的输出信号54产生具有子时钟或子象素精确度的相位测量结果。
时间-数字转换器42是一种例如通过利用所谓的延迟线可以将系统时钟52的相位细分成一定数目例如64个(或更多个)面下相的模块；在图1到6所示的实施例中，采用64相延迟线；原则上，在延迟线中具有更多的面下相，更高的子象素或子时钟精确度。
这样做的结果是，时钟看上去快了64倍，其中，现在TDC42的任务是测量信号50(具有上升沿和/或下降沿)相对于系统时钟52的相位。
TDC模块42由模拟部分和数字部分形成。TDC模块42的模拟部分负责用于将系统时钟52细分成64个面下相，其中该细分是由延迟锁定环路执行的，其原理与PLL电路的原理相同，在具有69个同样的缓冲器的延迟线上给出系统时钟52。通过顺时针触发设定由这些缓冲器产生的延迟。
在这一点上，可以看到锁相环PLL和数字-时间转换器DTC/时间-数字转换器TDC组合的区别在于，在PLL中，反馈延迟线是被用作振荡器，而在DTC/TDC中，其仅被用作延迟线，其中输入和输出相互比较。
在相位比较器中给出第一个缓冲器和第65个缓冲器各自的输出。这些信号的延迟或相位差被用来进一步进行缓冲器的顺时针触发，并由此控制延迟时间。其它的缓冲器需要适应剩余的逻辑。
为了测量输入信号50相对于系统时钟52的相位，在集成在TDC模块42中的所谓的标签上给出该信号50。该标签主要具有通过缓冲器的输出来定时的触发器。每个面下相都形成一个触发器的时钟。
要测量的信号50扫描触发器的输出；该消息提供了有关于输入信号50相对于系统时钟52的相位的详细内容。用这种方法测量到的值在TDC模块42的数字部分中被转换成六位的二进制数。
结果，通过提高系统时钟52的频率可由此来提高子像素的精确度，其中，该时钟被馈送到以标签码的形式包含有子像素消息的延迟线中。时间-数字转换器42的任务是在参考信号到达时计算来自于标签码的二进制的子像素相位(参见Marco C.Lammers，“64-tap DelayLocked Loop in CMOS18HLV technology for the ADOCproject(Design Report)”，Integrated Circuits LaboratoryAdvanced Systems and Application Labs Philips Sound&Vision，document no.AR43/B682/ML，2000年8月1日)。
因此，用于数字锁相环40的时间-数字转换器42的好处在于使用了人工产生的“更高的”系统时钟，并可以能够使信号移相。
例如通过有利地将两个值相加来组合像素的相位和子像素的相位，并将像素的相位和子像素的相位馈送到环路滤波器30，该环路滤波器30产生用于离散的斜坡振荡器(所谓的离散时间振荡器DTO)的增量信号“inc”(附图标记24)。
原则上，环路滤波器30可以用在四个所说明的实施例中，包括电路设置100(参见图1)、电路设置102(参见图7)、电路设置104(参见图8)和电路设置106(参见图9)，其中滤波器变量可以用于环路滤波器30。
为了满足在(衰减)时间常数(2·ωn·ξ)-1方面和阻尼ξ方面的单独可调控制响应的需要，选择具有比例积分PI控制的环路滤波器30，其中，所要考虑的事实是，比例积分PI控制器要表现出在其控制模式方面是最优的纯积分I控制器只是缓慢地改变操纵变量(参见Jan Lunze，“Regelungstechnik 1”，Springer-Verlag，1996)；因此，积分I控制器不能快速地反应较大的控制偏差，倾向于发生振荡。
另一方面，纯比例P控制器可非常快速地反应控制偏差，其中，当出现大约180度的相位旋转时，控制环路可倾向于发生较大的振荡(参见Jan Lunze，“Regelungstechnik 1”，Springer-Verlag，1996)。但是，这种相位旋转只在控制环路中出现延迟，也就是说表现为参考频率的幅度出现移位时才会发生。
但是，这需要考虑到控制环路的设计中，并要被可靠地避免；因此，经验证明，比例P控制器由于在正常状态下不会出现大约180度的相位旋转，因而其不存在倾向于发生振荡这种问题，因此，这是很必要的。
此外，比例P控制器的主要问题是剩余控制误差，其取决于输入参数-在本发明中取决于输入频率；另外，由于系统不具有积分I部分，如果输入参数偏离了比例P控制器的平均值，则在纯比例P控制器中可发生剩余控制偏差。
如果将比例P控制器和积分I控制器进行组合，则结果是所得到的控制器由于其比例P部分而可以快速地反应控制变量中的变化，并且由于积分I部分并由于比例P部分而可以连续地改变其操纵变量。比例积分PI控制器可以这样设计，使得控制偏差非常小，甚至完全消失；但是，控制偏差不是自动为零。
如图2中的示意图所示，环路滤波器30具有第一比例元件300，用于将鉴相器44的输出信号56放大一比例系数或比例因子Kp。在比例元件300的后面，环路滤波器30内的路径出现分支，即分成比例路径320(图2中的上部路径)和积分路径322(图2中的下部路径)。
积分路径322首先具有一第二比例元件304，然后具有一积分元件306，其中，第二比例元件304用于将第一比例元件300的输出信号330放大一比例系数或比例因子Kp，而积分元件306连接在第二比例元件304的下游，用于将第二比例元件304的输出信号340放大一积分系数或积分因子Ki。
选择如图2中所示的第一比例元件300、第二比例元件304和积分元件306的设置方式，使得环路滤波器30满足设置需要，即，能够单独地调节阻尼因子ξ和衰减时间常数(2·ωn·ξ)-1。
如将在下面用数学公式所表示出的，时间常数(2·ωn·ξ)-1仅取决于比例系数或比例因子Kp，因此满足了设置需要。另一方面，为了使阻尼因子ξ不同时取决于积分系数(＝积分因子Ki)和比例系数(＝比例因子Kp)，而是仅取决于积分系数(＝积分因子Ki)，首先给环路滤波器30的积分路径322补充一比例因子Kp2。
通过将分配给第一比例元件300的陡度Kp移位(＝“放在中括号之前”)到输入路径中，也就是说，在分支成比例路径320和积分路径322的点302之前(参见图2)，可以进一步简化环路滤波器30。因此在环路滤波器30的数字转换中，节省了寄存器。说明书下面所给出的公式，包括传递函数h(s)，都是从这样形成的环路滤波器30中得到的。
阻尼因子ξ＝0.5·(KD·KO·T/Ki)1/2，(衰减)时间常数(2·ωn·ξ)-1＝(KD·KO·KP)-1，在每种情况下都仅取决于一个参数，即-阻尼因子ξ取决于积分系数(＝积分因子)Ki，和-时间常数(2·ωn·ξ)-1取决于比例系数(＝比例因子KP)。
因此，通过环路滤波器30可经由积分系数(＝积分因子)Ki和比例系数(＝比例因子KP)来单独地调节这两个变量。
为了对积分元件306的输出信号342进行积分，提供了一个积分器，其包含部件308、310、312，并具体具有-第三加法器308，用于将积分元件306的输出信号342加到鉴频器48的输出信号58上，并加到积分器308、310、312的反馈输出信号350上，
-积分值限幅器310(→符号i-clip)，用于限制第三加法器308的输出信号346，和-延迟元件312(→符号z-1)，其中，积分器主要是由反馈延迟元件312形成的。
与根据文献US6320574B1的过程不同，在本发明中，有利的是，单独设置有比例路径320和积分路径322，并用鉴频器48来更新积分部分，这是通过在积分路径322中实现将鉴频器48的输出信号58馈送到第三加法器308来完成的。
另外(参见文献US6320574B1)，耦合或自动跟踪特性随各自方向的函数而变化，其中耦合或自动跟踪发生在各自方向上，该方向可以通过高于参考频率的频率或者低于参考频率的频率来给出。在这种情况下，在固有比例路径320中的“增益”减小了鉴频器48的陡度(参见文献US6320574B1)，使得不可能进行单独的调节。
此外，如可以从图2的示意图中看出的，比例路径320的输出信号330和积分路径322的输出信号350在连接在这两个路径320、322的下游的第一加法器314中被加到一起。
用于限制第一加法器314输出信号360的频率的频率限幅器316(→符号f-clip)连接在该第一加法器314的下游；接着，用于将频率限幅器316的输出信号362加到额定增量信号“inc_nom”上的第二加法器318连接在频率限幅器316的下游。
此外，图2示出了本发明的主要特征，作为锁相环40的各自工作模式“pll_mode”(＝附图标记26)的函数而形成了第一加法器314的输出信号360-或者如上面所说明的-或者通过将适配单元14的输出信号“i_freq”(＝附图标记22)馈送到积分路径322，同时将至少一个消失信号“0”(＝附图标记332)馈送到比例路径320。
通过三个所谓决定单元324、326、328来执行选择两个变量中的哪一个的由锁相环40的工作模式“pll_mode”(附图标记26)定义的决定，-其中，第一决定单元324连接在比例路径320中，使得-图2中位于下部的第一决定单元324的第一输入端324a被馈送有第一比例元件300的输出信号330(＝第一变量)或者-图2中位于上部的第一决定单元324的第二输入端324b被馈送有消失信号332(＝第二变量)，-其中，第二决定单元326连接在积分路径322中，使得-图2中位于下部的第二决定单元326的第一输入端326a被馈送有积分元件306的输出信号342(＝第一变量)或者-图2中位于上部的第二决定单元326的第二输入端326b被馈送有适配单元14的输出信号22(＝第二变量)，以及-其中，第三决定单元328连接在鉴频器48和第三加法器308之间，使得-图2中位于下部的第三决定单元328的第一输入端328a被馈送有鉴频器48的输出信号58(＝第一变量)或者-图2中位于上部的第三决定单元328的第二输入端328b被馈送有消失信号352(＝第二变量)。
因此，根据锁相环40的工作模式“pll_mode”(＝附图标记26)，-来自于第一决定单元324输出端324c的输出信号334-或者是第一比例元件300的输出信号330(＝第一变量)-或者是消失信号332(＝第二变量)，-来自于第二决定单元326输出端326c的输出信号344-或者是积分元件306的输出信号342(＝第一变量)-或者是适配单元14的输出信号22(＝第二变量)，-来自于第三决定单元328输出端328c的输出信号354-或者是鉴频器48的输出信号58(＝第一变量)-或者是消失信号352(＝第二变量)。
此外，在数字锁相环40中，鉴频器48被馈送有输入信号50(通常附图标记是“hin”，或者在特定的电视TV情况中附图标记是“hsync”)以及离散斜坡振荡器46的反馈第二输出信号“dto_co”(＝执行信号或溢出脉冲“dto_c[arry_]o[ut]”；附图标记64)；鉴频器48将其频率信息58输出到环路滤波器30，以本发明的主要方式，其不仅被分配给数字锁相环40，还被分配给频率锁定环路10(参见图1)。
该频率锁定环路10具有增量模块12(＝增量产生单元“Δinc”)，其可以被馈送有采用控制信号“inc_in”(＝附图标记16)形式的输入信号。此外，适配单元14在频率锁定环路10中被连接在增量模块12和环路滤波器30之间，所述适配单元被连接20到增量模块12，被馈送有由环路滤波器30输出的增量24，被设计成提供自适应算法，并输出输出信号“i_freq”(＝附图标记22)。
当锁相环经由“pll_mode”(附图标记26)而使得不能工作时频率锁定环路10变为有效(参见图1)。频率锁定环路10的目的是进行从当前工作频率到经由控制信号“inc_in”(＝增量模块12的输入信号16)设定的频率的平滑且不带摩擦的转换，而不会发生大的跳动。
在本申请中，输入是稳定的。因此，由适配单元14提供的用于适应增量“inc”(＝附图标记24)的算法可以相对较简单。在离散斜坡振荡器46的每个周期TDTO内将增量增加或减小增量产生单元12的一个特定的值Δinc。
在本申请中，Δinc的大小由“查找LU”表来确定，并仅取决于值“ki_off”(＝适配单元14的第一输入信号18)，其只表示控制输入。
如果目标频率fZ和当前频率之间的差值小于由Δinc产生的频率跳动，则为了达到目标频率fZ要形成一末级小(频率)台阶Δfs(参见图3)。
如果因为目标频率fZ取决于时间而使增量值动态变化，则还可以用控制算法来取代由适配单元14提供的用于适应增量“inc”的算法，例如用比例积分PI控制算法。
在数字锁相环40的外部，信号分离器70不仅被馈送有由环路滤波器30提供的时间增量信号“inc”(＝附图标记24)，还被馈送有数字斜坡振荡器46的执行或溢出信号“dto_c[arry_]o[ut]”(＝附图标记64)以及数字斜坡振荡器46的状态信号“dto_fl[y]b[ack]”或数字时间振荡器DTO字(＝附图标记62b)。
由于第二输出信号64而确定了输出时钟信号“dto_overflow”(＝附图标记80)的数字相位，也就是说，鉴频器48也需要的离散斜坡振荡器46的执行脉冲“dto_c[arry_]o[ut]”(＝附图标记64)在达到离散斜坡振荡器46的溢出值“dto_c[arry_]o[ut]”(＝附图标记64)时通过(信号)分离器70被环路滤波器30的时间增量“inc”(＝附图标记24)分解开。
而且，对于本发明，是由所谓的“早期值”还是所谓的“晚期值”来计算执行/溢出信号“dto_c[arry_]o[ut]”(＝附图标记64)的相位是没有任何区别的。“早期值”表示相对于下一个系统时钟相位的“dto_c[arry_]o[ut]”相位，而“晚期值”表示相对于前一个系统时钟周期的相位；在某些情况下，区别仅在于输出信号是更早地还是更晚地输出一个周期。
此外，如可以从图1的示意图中看出的，数字输出时钟信号(＝时钟相位80)被馈送到数字-时间转换器72，其被馈送有斜坡振荡器46的溢出信号“dto_c[arry_]o[ut]”(＝附图标记64)。数字-时间转换器DTC 72将斜坡振荡器46的溢出信号“dto_c[arry_]o[ut]”(＝附图标记64)延迟了一时钟相位80，其目的是使输出时钟82精确地实现子时钟或子像素。
根据本发明的一个主要方面，时间-数字转换器42和数字-时间转换器72可以形成公共的TDC/DTC模块，其使用相同的延迟线或延迟路径(参见Marco C.Lammers，“64-tap Delay Locked Loop inCMOS18HLV technology for the ADOC project(Design Report)”，Integrated Circuits Laboratory Advanced Systems andApplication Labs Philips Sound&Vision，document no.AR43/B682/ML，2000年8月1日)。
模拟的取决于时间的输出信号82，特别是模拟信号82的输出时钟或输出频率可以通过连接在数字-时间转换器72下游的模拟锁相环74而被放大。
在电路100的末端，模拟锁相环74的输出信号84到达频率发生器/分离器“1/n”(＝附图标记76)，通过该频率发生器/分离器产生四个不同的输出时钟信号86a、86b、86c、86d，例如在图1的右下方它们可以被称为-“clk54”(＝附图标记86a；与系统时钟52不同)，-“clk27”(＝附图标记86b)，-“clk13M5”(＝附图标记86c)和-“hd”(＝附图标记86d)。
下面参考图4说明数字或离散斜坡振荡器46(＝所谓的“数字时间振荡器DTO”或“离散时间振荡器DTO”)的操作。
DTO 46是计数器，其计数由增量24定义的一个以上的步骤。这里，斜坡振荡器46的数值范围例如限制在从最小值“零”到最大值“dto_max”。当达到最大值“dto_max”时，由斜坡振荡器46产生溢出信号“dto_c[arry_]o[ut]”(＝附图标记64)，对于一个周期来说其值是“一”。
如可以从图4中看出的，在每个时钟周期DTO的状态都表示在时钟产生时理想的三角形信号的相位。因此，DTO的频率fDTO可以被计算成fDTO=fclk·incdto_max,]]>其中，fclk＝时钟信号52的频率，inc＝环路滤波器30的增量24和dto_max＝斜坡振荡器46的数值范围中的最大值。
通过DTO信号的频率fDTO对增量24的一阶求导，并乘以因子2π而给出数字或离散斜坡振荡器46的陡度KOKO=2π·∂fDTO∂inc=2π·fclkdto_max]]>鉴相器44的陡度KD相当于鉴相器44的分辨率KD=dto_max2π]]>利用该信息，可以如下式计算相位的传递函数h(s)，该传递函数是作为在拉普拉斯变换中出现的变量s的函数而给出的，并描述了用于相位信号的闭环控制系统的动态响应h(s)=2ωnξs+ωn2s2+2ωnξs+ωn2,]]>其中该参数时间常数(2·ωn·ξ)-1＝(KD·KO·KP)-1是由参数固有(环路)频率ωn/2π＝KP·(KD·KO·Ki/T)1/2/2π和参数阻尼因子ξ＝0.5·(KD·KO·T/Ki)1/2得到的。
应当注意，参数T相当于输入信号50的一个周期，并由于1/T＝40千赫近似相当于数字锁相环40所耦合或跟踪的带宽的中心值，所以参数T按照例如大约25微秒的幅值来移动；当然，该电路也工作在明显高于或低于40千赫的频率上。
由于在控制技术中习惯将传递函数表示成标准形式，因此该(相位)传递函数h(s)的标准的分母由项s2+2·ωn·ξ·s+ωn2来给出(参见Roland E.Best，“Theorie und Anwendung des Phase Locked Loop[Theory and application of the phase locked loop]”，AT-Verlag，1993)。
环路滤波器30取决于输入信号“hin”(＝附图标记50)或电视TV输入信号“hsync”。如果例如由于信号源被关闭或电视插头被拔出而使该特别是水平的(同步或线性)信号50消失，则由于其后环路滤波器30不再更新而使输出频率被自动保持(“冻结”)。
因为电路设置100特别是锁相环40是数字的，因此在这种情况下产生的输出频率如在晶体振荡器的情况下一样是稳定的；这意味着-与根据现有技术的模拟系统不同-在本发明中，不会有移位或类似情况例如“泄漏”出现。
将数字斜坡振荡器46的溢出值64和环路滤波器30的增量值24进行组合，以在分离器单元70内形成溢出值64被增量值24分解后的时钟相位。参考图1并且参考图4表示出，在溢出发生之前的最后一个时钟和实际的DTO周期终点之间的时间间隔被表示成-clock；它也被称作“早期值”。
除了早期值，还可以使用“晚期值”，其是由实际的DTO周期终点和下一个时钟周期之间的时间间隔给出的。
下面将参考图5和6示出数字鉴频器48的工作。
所使用的时间常数的数量级从毫秒到秒；这意味着数字锁相环40的耦合或设置某些时候甚至达到在“牵入同步(pull-in)”的范围内(参见Roland E.Best，“Phase Locked Loop”，McGrawHill BookCompany，1999)。如果输入的频率在“牵入同步”范围以外，则甚至可以是数字锁相环40完全不耦合这种情况。
为了扩展“牵入同步”范围，并促进“牵入同步”过程，鉴频器48被包含在电路设置100中，如图1中所示。
原则上，对于鉴频器48来说，应考虑可以进行耦合或跟踪的带宽内的变化还与对数字锁相环40的衰减时间常数(2·ωn·ξ)-1和阻尼常数ξ进行大量的调整的可能性有关。根据该设置、输入信号和输出信号相对于彼此的频率位置以及相位，在多个周期之后立即进行耦合或跟踪操作，或根本不进行操作。
鉴频器48的使用是要确保在所有设置中都进行可靠的跟踪。鉴频器48更重要的好处在于促进耦合或跟踪操作。对于鉴频器48的工作模式和原理，值得注意的是，鉴频器48有利的是在暗中有效，并监控数字锁相环40的输入信号和输出信号。
如可以从图5中看出的，鉴频器(＝附图标记48)计数两个信号相对于彼此的周滑移(参见图5“CS”；相位跳动或周期波动应没有影响)，数字锁相环40的相位环路会尽量跟随该周滑移。如果鉴频器48的陡度大于相位环路的陡度，则鉴频器使相位环路无效。
这里参考图5和6说明鉴频器48的功能原理假设-水平线性同步信号“hsync”或其它应用中的普通信号“hin”的输入相位的频率是稳定的，并且离散斜坡振荡器46中的作为反馈信号构成的第二输出信号64(所谓的“dto_c[arry_]o[ut]”信号)的频率发生改变，或者-水平线性同步信号“hsync”或其它应用中的普通信号“hin”的输入相位的频率发生改变，并且离散斜坡振荡器46中的作为反馈信号构成的第二输出信号64(所谓的“dto_c[arry_]o[ut]”信号)的频率是稳定的，图5中的情况[a]和情况[b]表示在两个方向上的简单的相位跳动。
这是实际的周滑移CS-在情况[a]中，两个“dto_c[arry_]o[ut]”脉冲产生在两个“hin”边缘之间，特别是产生在两个“hsync”边缘之间；这意味着，该“dto_c[arry_]o[ut]”信号频率有时太高了；-在情况[b]中，在两个“hin”边缘，特别是两个“hsync”边缘之间没有产生“dto_c[arry_]o[ut]”脉冲；这意味着，该“dto_c[arry_]o[ut]”信号频率有时太低了。
在情况[a]以及情况[b]中，周滑移CS之后的频率与其之前的频率相同，是恒定的；因此，在情况[a]以及情况[b]中都不会产生周滑移CS。
在这一点上，当相位跳动超过输入相位(＝对于电路设置100和其相关的方法中的各种应用，在普通信号情况下为附图标记“hin”，在水平线性同步信号的情况下为特定的附图标记“hsync”)和反馈相位(＝附图标记“dto_c[arry_]o[ut]”)之间的相位偏移时，相位跳动会导致产生周滑移CS。因此，如果具有零相位偏移，则在每次相位测量之间都可能发生或存在周滑移CS。
图5中的情况[c]和图5中的情况[d]表示具有非零相位偏移的情况。在这种情况下，频率是恒定的，并且在或多或少的恒定时间间隔时发生周滑移CS。
对于给定的频率偏移，所有的周滑移CS都是发生在相同的方向上。在情况[c]中，由于输出频率太高，因此发生与情况[a]中相同类型的周滑移CS。在情况[d]中，由于输出频率太低，因此发生与情况[b]中相同类型的周滑移CS。
但是，在这一点上，应考虑，在实际条件下，情况不像图5中一样恒定；不过，在相同方向上的两个周滑移CS表示输入频率和输出频率之间的频率偏移。
该知识被用在鉴频器48中。利用图6中的有限状态机(FSM)图示出鉴频器48的操作鉴频器48具有周滑移计数器(附图标记“slip_cnt”)，其计数正“ha”(＝“hin”，特别是“hsync”)边缘的数量“ha_pos_edge”和正“dto_fl[y]b[ack]”边缘的数量。当存在正“ha”(＝“hin”，特别是“hsync”)边缘时，计数器中的内容“slip_cnt”减1；当存在“dto_fl[y]b[ack]”边缘时，计数器中的内容“slip_cnt”加1。
因此，根据相位状态以及重新启动或复位R的定时，在重新启动或复位R之后，计数器中的内容“slip_cnt”在0和1之间或者在0和-1之间。如果“ha_pos_edge” (＝“hin_pos_edge”，特别是“hsync_pos_edge”，也就是说是输入信号50的有效边缘)和“dto_fl[y]b[ack]”一致或重合，则不会发生任何情况；然后恢复当前的状态(＝图6中的情况[iii])。
如果在正方向上有一个或多个周滑移(附图标记CS)，也就是说如果“dto_fl[y]b[ack]”信号的数量比“ha_pos_edge”信号的数量多1，则计数器中的计数内容“ slip_cnt”加1，也就是说计数器中的计数内容“slip_cnt”不再在0和1之间移动，而是在1和2之间移动(参见图5中的情况[a]和情况[c]；参见图6中的情况[iv])。
由于在该方向上具有下一个滑移，因此计数器中的计数内容“slip_cnt”达到值3(参见图5中的情况[c])。这导致计数器中值“slip_cnt”的复位R＝0，并且对于一个周期信号“updown_cnt”为值1(参见图6中的情况[v])；“updown_cnt”是这样一种信号，根据环路滤波器30，通过该信号环路滤波器30的内容被加到给定的值，即，取决于鉴频器48的增益因子“kif”(＝图2中的附图标记88)。该动作之后，计数器中的计数内容“slip_cnt”再一次开始在值0和值1之间移动。
如果频率偏移很小，则为了引起环路滤波器30的动作，需要在该(正)方向上有两个周滑移CS。
如果频率偏移很大而使得在两个“ha_pos_edge”脉冲之间产生了多于两个的“dto_fl[y]b[ack]”脉冲，则将计数器中的计数内容“slip_cnt”限制在一个“ha”(＝“hin”，特别是“hsync”)周期内。
如果在其它即负方向上有一个或多个周滑移(CS)，也就是说如果“ha_pos_edge”信号(“ha_pos_edge”＝“hin_pos_edge”，特别是“hsync_pos_edge”，也就是说是输入信号50的有效边缘)的数量比“dto_fl[y]b[ack]”信号的数量多1，则计数器中的计数内容“slip_cnt”减1，也就是说计数器中的计数内容“slip_cnt”不再在0和1之间移动，而是在-1和0之间移动(参见图5中的情况[b]和情况[d]；参见图6中的情况[vi])。
当计数器中的计数内容“slip_cnt”达到值-1时，只要“dto_fl[y]b[ack]”脉冲将计数器中的计数内容“slip_cnt”复位到了值0，鉴频器48中就不会产生直接动作。为了将环路滤波器30中的内容减少与正方向情况时相同的量，只有当计数器中的计数内容“slip_cnt”在“ha_pos_edge”信号的上升沿时达到值-1时，使计数内容“slip_cnt”的复位R为值0，并且将信号“updown_cnt”设定到值-1(参见图6中的情况[vii])。
如上面所提到的，计数器的计数内容“slip_cnt”是在值0和值1之间移动，还是在值-1和值0之间移动取决于
-所选定的用于复位R的时间和/或-“ha”(＝“hin”，特别是“hsync”)相位和“dto_fl[y]b[ack]”相位；由此，在启动时可以发生鉴频器48的额外动作(参见图6中的情况[i])。
但是，这不会对性能产生不利的影响，这是因为鉴频器48在计数器的计数内容“slip_cnt”的第一次复位R之后已经进入了稳定状态(参见图6中的情况[ii])(<->鉴频器48处于“固定状态”)，并且根据上面所提到的情况[iii]、[iv]、[v]、[vi]和/或[vii]进行了操作。
用于改进鉴频器48对于相位跳动的稳定性的本发明的更主要的方法在于任意执行采用180度数量级的内部相位偏移。这种偏移量为π的内部相位偏移可以例如通过在鉴相器的结果中加上或减去半个鉴相器范围来实现。这样，为了激活鉴频器48，相位跳动必须要超过相位偏移。
本发明可供选择的或另一种主要方法在于将用于激活鉴频器48的计数器的限幅扩展到更高的值，目的是对于校正过程要需要多于两个的周滑移CS。
在上面提到的所有情况中，当数字锁相环40被耦合或跟踪时，鉴频器48都自动地执行操作，目的是在输入信号和输出信号之间都会有或多或少的恒定的相位关系。由于不再发生周滑移，所以鉴频器48也不会再动作。
本发明用于鉴频器48的更主要的参数是“kif”因子88的影响(参见图2)。如果鉴频器48的陡度太大，并且如果数字锁相环PLL40太慢，则锁相环40可以不再耦合或跟踪，这是因为在锁相环40可以固定在新的频率之前鉴频器48就产生了其它的动作。
这样，可能发生PLL的频率绕所希望的频率进行波动。本发明对于这种现象的主要解决办法在于减小鉴频器48的陡度，使得不会发生波动(＝切换(toggling))。这也意味着，对于数字锁相环40的每个(衰减)时间常数和/或对于数字锁相环40的每个阻尼常数，都存在鉴频器48的最大容许陡度。
为了得到环路滤波器30的相等的增量“inc”(＝附图标记24)或减量，相对于从文献EP0619653A1中所公知的系统，陡度被减小了一个因子2；但是，只要增量“inc”(＝附图标记24)或减量被加倍，这就不重要了；特别是，其是增量的增量，也就是说，其是环路滤波器30的输出信号在小台阶内的变化。
总之，可以规定，可以通过现在的电路设置100以及通过基于该电路设置100的方法来进行数字音频、电视TV和/或视频信号的处理，特别是自动跟踪。
为此，主要提出了数字锁相环PLL系统，其从参考信号50中产生各种时钟信号86a、86b、86c、86d(参见图1)。所产生的信号86a、86b、86c、86d与参考信号50有关。
为了将数字相位信息转换成模拟时钟信号，反之亦然，使用数字-时间转换器DTC/时间-数字转换器TDC模块72/42，其结果是实现了输出信号86a、86b、86c、86d的64倍的高分辨率。该系统100还提供了与系统时钟52无关地产生信号86a、86b、86c、86d的可能性。
为了形成电路设置100，首先例如可以为该系统提供线性模型，然后将其转换成数字系统。如已经示出的，数字PLL系统40实现了在所有方面的需求。该数字PLL系统40具有简单且清楚的结构，其可以容易地进行修改，并且因此而可以快速地适应其它系统的各种需要。
此外，通过参数Kp(＝第一比例元件300和第二比例元件304的比例系数或比例因子)并通过参数Ki(＝积分元件306的积分系数或积分因子)使精确地调节控制响应成为可能。
在这点上，电路或电子电路设置领域的技术人员，例如电子电路的设计者，会知道或者特别想到可以在(衰减)时间常数(2·ωn·ξ)-1方面和阻尼ξ方面单独地调节数字锁相环PLL40的控制响应。
例如，时间常数(2·ωn·ξ)-1的调节范围在大约8微秒和大约1秒之间；作为例子，可以在从大约0.25到大约4的范围内调节阻尼因子ξ。
电路设置100甚至在独立操作过程中或者当输入信号50出现故障时都提供了稳定的位时钟信号86a、86b、86c、86d。在输入信号50出现故障时通过保持或“冻结”该频率，可以避免在声音数字信号处理器DSP的输出端处的干扰噪声(所谓的“扑通影响(Ploppeffect)”)。
这在用所产生的信号86a、86b、86c、86d传输数字音频、电视TV和视频信号时是很重要的，其中，这些信号必须以稳定的方式连续地出现，目的是避免在输入信号50突然出现故障时在扩音器中出现任何干扰噪声(这种干扰噪声是通过突然的或快速的频率变化而产生的，并可能导致损坏扩音器；因此该频率必须被“冻结”)。
总之，由于其尺寸非常小，例如0.4平方毫米，电路设置100形成了对现有技术中公知的传统模拟系统的有利的替换。本电路设置100的优点在于，其具有许多种使用可能性和非常好的适应性；该电路设置100可以容易地进行扩展或随时将其做得更小。
此外，用该数字系统100可以实现模拟系统只能较困难地且高成本实现的性能和功能。例如包括实现较长的衰减时间常数或促进耦合或跟踪操作。
上面作为例子描述了与电视TV应用有关的图1到6中所示的电路设置100的第一个实施例，其中说明的作为基础的电视TV应用表示这种类型的最广泛的锁相环PLL系统。
图7示出了采用电路设置102形式的本发明的第二个实施例，其根据本发明的方法来工作。
与图1中所示的第一个实施例不同的是，图7中所示的电路设置102的特征在于，输出分离器或频率发生器76的hd输出信号86d相对于输入信号50具有规定的相位。
这样是有利的，这是因为，与电路设置100(参见图1)和电路设置106(参见图9)不同的是，在电路设置102(参见图7)中，该数据，特别是输入信号50，不是与作为启动信号的频率发生器76的输出信号86d一起从存储器中读出的。
在电路设置100(参见图1)和电路设置106(参见图9)中，hd信号86d和离散斜坡振荡器46的DTO相位之间的相位偏移在系统的每次启动之后发生变化，但由于锁相环40和斜坡振荡器46在它们的相位上是严格耦合的，因此在锁相环PLL的调节后该相位偏移就是恒定的。
因此，出现了频率发生器76的输出信号86d在系统中发生移位的可能性，通过引入相位偏移(相当于是随意的，但分离器输出和DTO相位之间或多或少是恒定的)，使得输入信号50(附图标记“hsync_in”)和输出信号86d(附图标记“hd”)之间的相位偏移消失了，也就是说为零，或者至少就所有情况来说是恒定的，特别是在系统的每次启动之后。
不过，频率发生器76的输出和斜坡振荡器46的相位之间的相位偏移或多或少是恒定的，这是因为PLL以及分离器输出具有固有的抖动。但是，该固有抖动大部分都在环路滤波器30中被过滤掉了。
在如图7中所示的电路设置102的第二个实施例中，这是通过与第二时间-数字转换器36合作的第二鉴相器38来实现的。这些模块36、38测量hd信号86d的相位，并从输入信号50的“hsync_in”相位中减去该值，其是通过鉴相器44和第一时间-数字转换器42来测量的。
所引入的相位偏移在第四加法器32的后面通过控制环路40控制到值零，但是只有在两个鉴相器38和44的输出值相等时才执行这样的操作。如果一个系统时钟周期的精确度足以作为输入信号50和输出信号86d之间的最大相位偏移，则与图7的示意图中不同的是，第二时间-数字转换器36可以以本发明的方式被忽略掉。
为了实现该状态，从而使频率发生器76的输出信号86d相对于输入信号50具有规定的相位，被分配给数字锁相环40的第二鉴相器38被馈送有斜坡振荡器46的第一输出信号62a以及频率发生器76的输出信号86d。因此，通过第二鉴相器38，确定频率发生器76的输出信号86d的相位信息，并作为输出信号38a输出。
此外，数字锁相环40具有连接在第一鉴相器44和环路滤波器30之间的第四加法器32，用于将第一鉴相器44的输出信号56加到第二鉴相器38的特别是为负的输出信号38a上。
被馈送有频率发生器76的输出信号86d并且其输出信号34被馈送到第二鉴相器38的第二时间-数字转换器36同样被分配给电路设置102的锁相环40，并被用在特别是当一个系统时钟周期的精确度不足以作为输入信号50和频率发生器76的输出信号86d之间的最大相位偏移的时候。
总之，与用于数字-时间转换器72(DTC模块)和第一时间-数字转换器42的延迟线相同的延迟线可以被用于第二时间-数字转换器36。只有DTC模块的数字部分被提供有第二时间。
作为第二个实施例102的可供选择的方式或另一种方式(参见图7)，频率分离器76(所谓的计数器1/n)可以(周期性地)通过由斜坡或时间振荡器46得到的信号或通过输入信号50被复位到给定的值，目的是实现相对于hsync_in输入信号50的规定的相位关系。但是，这意味着，从PLL得到的时钟信号的数量，例如频率发生器76的输出信号86a、86b、86c、86d的数量在频率发生器76的输出信号86d的两个正或负hd边缘之间不是确实恒定的，并在较窄的限幅内，例如±1内，可能发生波动。
根据本发明的一个主要方面，电路设置102(参见图7中所示的第二个实施例)通过将信号38a(＝第二鉴相器38的输出信号)切换到零可以变为电路设置100(参见图1中所示的第一个实施例)。这种转换例如在启动时可以是很有用的。
图8示出了采用电路设置104形式的本发明的第三个实施例，其中在该电路设置104中，频率发生器76的输出信号86d也相对于输入信号50具有规定的相位。
下面所描述的电路设置104，特别是锁相环40的实现方式，特别用在当希望第二鉴相器38的输出信号38a(参见图7中所示的电路设置102)基本上是稳定的并且随时间很少或从不发生改变的时候。
在电路设置104中(参见图8)，作为转换信号90的函数来转换第一转换元件92的输出信号92a，其中转换信号90位于输入信号50(状态“0”)和由频率发生器76产生的输出信号86d(状态“1”)之间。该第一转换元件92-可以连接在数字锁相环40的上游，如图8中所示，或者-与图8不同，可以被包含在数字锁相环40中。
然后，鉴相器44被馈送有第一转换元件92的输出信号92a，也就是说，鉴相器44的输入通过转换信号“phasedet_sel”(附图标记90)在信号“hsync_in”(附图标记50)和对应的输出信号“hd”(附图标记86d)之间转换。
为了把结果存在分配给输入信号50的第一寄存器元件96中(状态“0”)，或根据转换信号90存在分配给输出信号86d的第二寄存器元件98中(状态“1”)，还相应地转换鉴相器44的输出。这意味着，第一寄存器元件96或第二寄存器元件98被馈送有鉴相器44的输出信号56，根据转换信号90通过第二转换元件94分成对应的状态路径“0”或“1”。
可以用各种方式来实现由转换信号90给出的转换算法-每隔一条线进行转换。但是，用这种方式，PLL 40只可以得到相当少的动态。
-如果输入相位不确定，但频率发生器76的hd输出信号86d的相位相对于离散斜坡振荡器46是稳定的，则也可以不是很经常地进行转换，例如在垂直的扫描间隙中进行转换。
-但是，可供选择的，甚至可以不是很经常地发生这种转换，以及/或者仅限制在输入相位是稳定的范围内，也就是说，在该范围内，在最后几条线中的用于输入信号50的hsync_in相位的寄存器中的值没发生变化，或几乎没发生变化。
-总之，应注意的是，频率发生器76的输出信号86d的hd相位在hd相位寄存器的更新周期中相对于斜坡振荡器46不会很显著地变化；另外，也存在这样的风险，即线干扰将变得很明显，或者其电路，例如用于色度-亮度隔离的comb滤波器，将不再以令人满意的方式工作。
为了在实践中实现转换算法，在图8所示的电路设置104中，第四加法器32被馈送有作为求反后的转换信号90的函数的第二转换元件94的通过第一输出信号94a1，以及作为转换信号90的函数的第二转换元件94的通过第二输出信号94a2。因此，该第四加法器32将出现在其第一输入端32i1上的第一寄存器元件96的输出信号96a加到出现在其第二输入端32i2上的第二寄存器元件98的特别是为负的输出信号98a上。
根据本发明进一步可供选择或补充的改进，通过将信号98a(＝第二寄存器元件98的输出信号)转换到零，可以把电路设置104(参见图8中所示的第三个实施例)变到电路设置100(参见图1中所示的第一个实施例)。这样的转换例如在启动时是很有用的。
不过，电路设置104(参见图8中所示的第三个实施例)被变化到电路设置100(参见图1中所示的第一个实施例)的能力也可以有利地以简单的方式来实现，即，将转换信号90(附图标记phasedet_sel)保持在将用于信号50(＝输入信号)的路径释放的值上。
相比于电路设置102(参见图7)，电路设置104(参见图8)带来的好处是，节省了鉴相器，即第二鉴相器38，因而可以节省表面面积和产品的测试时间。
相反，电路设置(参见图1)、电路设置102(参见图7)和电路设置106(参见图9)带来的好处是，这三个实施例不依赖于转换算法。在使用转换算法的情况下，通常要被处理掉的干扰可能因为转换进行得太慢而变得很明显；因此，图8中所示的电路设置104有利的是特别用在希望在PLL和位于其后面的分离器中只有很少量干扰的时候。
根据本发明的一种改进，另外还可以将电路设置102(参见图7中所示的第二个实施例)和电路设置104(参见图8中所示的第三个实施例)组合起来，使得可以这样设计电路设置102(参见图7中所示的第二个实施例)，即使其可以被倒换。因此，通过第二鉴相器38引入的相位偏移和由转换信号90给出的转换算法可以在同一个电路设置中实现。
从图9和10的方框图中可以看到采用另一种应用形式的电路设置106的第四个实施例。为了避免不必要的重复，对于图9和10中所示的数字锁相环PLL系统的各种改进、特征和优点，明确地参见上面对图1到6中所示的第一个实施例、图7中所示的第二个实施例和图8中所示的第三个实施例的说明，在接下来的内容中，关于图9和10中所示的第四个实施例没有给出特别的说明。
电路设置100的第一个实施例的动态参数可以不变地被电路设置106的第四个实施例使用；电路设置106的第四个实施例的结构基本上与电路设置100的第一个实施例的电视TV应用情况相同，其中，在图9中，数字斜坡或时间振荡器46(DTO)的信号线以预计的方式拉到鉴相器44和鉴频器48上；事实上，在图9和10中所示的声频应用中，与图1到6中所示的电视TV应用也没有区别，其中-“dto_fl[y]b[ack]”信号62a、62b连接到鉴相器44(<-->“dto_fl[y]b[ack]”信号62a、62b的第一部分62a)和分离器70(<-->“dto_fl[y]b[ack]”信号62a、62b的第二部分62b)(在图1到6中所示的电路设置100的第一个实施例中、在图7中所示的电路设置102的第二个实施例中、在图8中所示的电路设置104的第三个实施例中以及在图9和10中所示的电路设置106的第四个实施例中，不同的部分都是以本发明中相同的方式由“dto_fl[y]b[ack]”信号62a、62b实现的，即，连接到鉴相器44的第一部分62a和连接到分离器单元70的第二部分62b；在每种情况下，究竟是词中这些信号的哪一部分主要是取决于输入信号频率和/或输出信号频率)，并且-“dto_c[arry_]o[ut]”信号64连接到鉴频器48和分离器70(在图1到6中所示的电路设置100的第一个实施例中、在图7中所示的电路设置102的第二个实施例中、在图8中所示的电路设置104的第三个实施例中以及在图9和10中所示的电路设置106的第四个实施例中，在每种情况下，鉴频器48和分离器单元70以及数字-时间转换器单元72都被馈送有来自于数字斜坡或时间振荡器46的“dto_c[arry_]o[ut]”信号64)。
在图9和10中所示的电路设置106的第四个实施例中，引入的水平线性同步信号(附图标记“hsync_in”；参见图1到6中所示的电路设置100的第一个实施例)被“w[ord]s[elect]”输入信号50’取代，在数字音频信号处理过程中在内部集成电路声音IIS模式(所谓的IIS模式或I2S模式)下，该输入信号50’区分了右侧立体声道和左侧立体声道。
频率范围在32千赫和48千赫之间的用作参考信号的该外部输入信号“ws_in”(附图标记50’)首先送到边缘检测器78的输入端(参见图10；原则上，边缘检测器是数字信号处理的基本电路，其可以以各种各样的方式进行设计)和外部时间-数字转换器42(TDC模块)的输入端。
边缘检测器78具有两个基本功能一方面，使非同步输入信号50’通过该边缘检测器78与54兆赫的系统时钟52同步，例如-目的是防止装置的干扰和持续时间的干扰，以及-目的是产生用于其它功能块的参考信号；另一方面，边缘检测器78检测输入信号50’的上升沿。
在这一点上，通过时钟控制的第一触发器782(参见图10)，可以进行非同步输入信号50’与系统时钟52的同步。为了检测输入信号50’的上升沿，通过第一触发器782同步了的输入信号被送到第二触发器784(参见图10)。
实际的检测是通过位于第二触发器784的输出端的与(AND)门786来进行的。只有当第一触发器782的输出端具有高电平，而第二触发器784的输出端具有低电平时，与门786(参见图10)才进行转换。由于一个时钟周期之后第二触发器784采用第一触发器782的状态，因此该状态只可以保持54兆赫的时钟周期。因此，电路78提供了所希望的脉冲68，如在接下来的过程中详细示出的输入信号50’与系统时钟52不同步。在系统时钟52的下一个上升沿，第一触发器782采用高电平。一个时钟周期之后，第二触发器784也采用高电平。事先，与门786也提供高电平，使得第三触发器788(参见图10)也提供具有该时钟的高电平。然后，由于第二触发器784也提供高电平，因此在与门786的输出端再一次出现低电平；因此，第三触发器788也再一次采用低电平。
在通过边缘检测器78检测了输入信号50’的上升沿之后，输出持续时间为54兆赫的脉冲68。鉴相器44、环路滤波器30和鉴频器48都需要该脉冲68来进行进一步的数据处理。
时间-数字转换器单元42是外部的模拟/数字A/D块，其将系统时钟52分成64个面下相。在输入信号50’的上升沿，相对于系统时钟52测量该面下相，并还将其作为6位的相位信息送到鉴相器。
在输入信号50’的上升沿到达之后，鉴相器44计算来自于时间-数字转换器42和数字斜坡振荡器46的相位信息的相位误差。然后，该相位误差通过输出信号56被送到环路滤波器30。
环路滤波器30还通过输出信号58接收来自于鉴频器48的信息字。该鉴频器48始终工作在幕后，并持续地将输入信号50’与数字斜坡振荡器46的信号进行比较。
如果不跟踪数字锁相环PLL 40，则输入信号50’的频率与数字时间振荡器DTO信号的频率不同。在这种情况下，鉴频器48将信息送到环路滤波器30，然后环路滤波器30将该信息包括在增量24的计算中。因此，如果不跟踪系统，则鉴频器48允许数字锁相环PLL 40更快地同步引入。
因此，即使数字锁相环PLL 40没有跟踪并自动跟踪频率与数字时间振荡器DTO信号的频率不同的输入信号50’，这应该也不会影响可调的频率变化。这种调节是通过鉴频器48的陡度“ki_f_sel”或“ki_f”来进行的。
经由查找表由信号“ki_f_sel”来产生鉴频器48的陡度“ki_f”，使得鉴频器48的陡度“ki_f”与两倍的信号“ki_f_sel”成正比；ki_f_sel＝0意味着设定ki_f＝0(在这种情况下，鉴频器48被关闭)。
当通过鉴频器48执行频率校正时，信号“ki_f”被放大一常数，然后始终加到环路滤波器30的积分器308、310、312的内容中，或者从环路滤波器30的积分器308、310、312的内容中将其减去。可以将其理解成举例给出的一种实现方式，目的是用尽可能小的“ki_f_sel”的字宽来覆盖尽可能宽的动态范围。
在环路滤波器30中计算得到的增量24被送到数字时间振荡器DTO46。因此，控制数字时间振荡器DTO46的频率。一方面，数字时间振荡器DTO46的计数器状态给鉴相器44提供了相位信息，另一方面，数字时间振荡器DTO46的计数器状态也提供了用于频率发生器76和数字-时间转换器72的参考信号。
数字-时间转换器72(＝DTC)可以说是时间-数字转换器42(＝TDC)的计数部分。该数字-时间转换器72从采用数字输出信号80(附图标记“dto_overflow”)形式的分离器70接收6位的相位信息，并相对于系统时钟52将参考信号移动64个面下相中的一个面下相。
用这种方式产生的信号82’的分辨率比系统时钟精确分辨率高64倍。该信号82’被用于频率发生器76的同步和时钟控制。频率发生器76从DTC72的同步信号82’和DTO46的参考信号64中产生所希望的输出信号86a’、86b’、86c’、86d’、86e’。
在这种情况下，频率发生器76的输出频率86a’、86b’、86c’、86d’、86e’相对于字选择信号频率具有固定的比率，例如-0.5(<-->图9中所示的电路设置106的第一输出信号)，-1(<-->图9中所示的电路设置106的第二输出信号)，-32(<-->图9中所示的电路设置106的第三输出信号)，-64(<-->图9中所示的电路设置106的第四输出信号)，和-128(<-->图9中所示的电路设置106的第五输出信号)，并且相对于彼此具有规定的相位。
由于频率发生器76的输出信号86a’、86b’、86c’、86d’、86e’的频率明显在系统时钟52以下，因此在电路设置106的第四个实施例中，不需要通过模拟锁相环PLL 74进行频率放大，这与电路设置100的第一个实施例是不同的。
换句话说，这意味着，与电路设置100的第一个实施例不同的是，在电路设置106的第四个实施例中，输出频率分离器76，也称作频率发生器，可以直接连接到数字-时间转换器72(＝DTC)。
与电路设置100的第一个实施例相比，在电路设置106的第四个实施例中，由于数字锁相环40的中心频率在视频情况下(参见图1到6中所示的第一个实施例)和在音频情况下(参见图9和10中所示的第四个实施例)是不同的，因此，可以对用于数字斜坡或时间振荡器46(DTO)的中心频率(附图标记“inc_nom”)进行更进一步的适应性调节。
实际上，可以普遍使用电路100、102、104和106，特别是用在使用具有相对较低频率的输入信号50或50’的时候；在某些环境中，其可以是几百千赫，甚至可能是几百兆赫。
在实际情况下，输入信号50的最大频率受数字和/或离散时间振荡器DTO46和数字-时间转换器DTC/时间-数字转换器TDC(所谓的DTCTDC72、42)的滤波器30的时钟延时总量(所谓的“潜伏时间”)限制。如果潜伏时间超过输入频率，则系统变得不稳定。恰好在事先，系统的动态响应相比于传统的理论发生显著的变化，其不包含该潜伏时间。
附图标记列表100电路设置(第一个实施例；参见图1到6)102电路设置(第二个实施例；参见图7)104电路设置(第三个实施例；参见图8)106电路设置(第四个实施例；参见图9和10)10 频率锁定环路12 增量模块(附图标记Δinc)，特别是增量产生单元14 适配单元16 增量模块12的输入信号(附图标记inc_in)，特别是增量模块12的控制信号18 适配单元14的第一输入信号(附图标记ki_off)20 适配单元14的第二输入信号22 适配单元14的输出信号(附图标记i_freq)
24 增量或增量信号(附图标记inc)26 数字锁相环40的工作模式(附图标记pll_mode)30 环路滤波器300第一比例元件302比例路径320和积分路径322的分支点304第二比例元件306积分元件308、310、312积分器，具有308第三加法器310积分值限幅器(附图标记i-clip)312延迟元件314第一加法器316频率限幅器(附图标记f-clip)318第二加法器320比例路径322积分路径324第一决定单元324a 第一决定单元324的第一输入端324b 第一决定单元324的第二输入端324c 第一决定单元324的输出端326第二决定单元326a 第二决定单元326的第一输入端326b 第二决定单元326的第二输入端326c 第二决定单元326的输出端328第三决定单元328a 第三决定单元328的第一输入端328b 第三决定单元328的第二输入端328c 第三决定单元328的输出端330比例路径320的输出信号，特别是第一比例元件300的输出信号332消失信号334第一决定单元324的输出信号
340 第二比例元件304的输出信号342 积分元件306的输出信号344 第二决定单元326的输出信号346 第三加法器308的输出信号350 积分路径322，特别是积分器308、310、312的输出信号，特别是反馈输出信号352 消失信号354 第三决定单元328的输出信号360 第一加法器314的输出信号362 频率限幅器316的输出信号364 额定增量信号32第四加法器32i1 第四加法器32的第一输入端32i2 第四加法器32的第二输入端34第二时间-数字转换器36的输出信号36第二时间-数字转换器38第二鉴相器38a 第二鉴相器38的输出信号34数字锁相环＝数字PLL42时间-数字转换器＝TDC，特别是第一时间-数字转换器＝第一TDC44鉴相器，特别是第一鉴相器46数字斜坡或时间振荡器和/或离散斜坡或时间振荡器＝数字时间振荡器DTO和/或离散时间振荡器DTO48鉴频器50输入信号(附图标记hin或ha)，特别是模拟输入信号，主要是水平同步信号或线性同步信号(附图标记hsync)50’ 输入信号(附图标记ws_in或w[ord]s[elect]_in)，特别是用于区分基本集成电路IIC格式中在数字声音信号处理中的左侧立体声道和右侧立体声道52系统时钟，特别是54兆赫(附图标记clk54，其中与第一输出信号86a的附图标记clk54不同)
54时间-数字转换器42的输出信号，特别是时间-数字转换器42的附加相位信息56鉴相器44的输出信号58鉴频器48的输出信号，特别是鉴频器48的频率信息60时钟信号(附图标记clkp11)62a 斜坡振荡器46的第一输出信号中针对鉴相器的第一部分(附图标记dto_flb或dto_flyback)，特别是具有规定字宽的斜坡振荡器46(的寄存器)的状态(信号)62b 斜坡振荡器46的第一输出信号中针对分离器单元70的第二部分(附图标记dto_flb或dto_flyback)，特别是具有规定字宽的斜坡振荡器46(的寄存器)的状态(信号)64斜坡振荡器46的第二输出信号(附图标记dto_co或dto_carry_out)，特别是斜坡振荡器46的执行信号或溢出脉冲66用于在基本状态中初始化和复位电路设置106的信号(附图标记reset)68边缘检测器78的输出信号，特别是输入信号50’(附图标记w[ord]s[elect]_det[ect])的检测到的上升沿后面的相位(所谓的“一个时钟周期”)70分离器单元，特别是信号分离器72数字-时间转换器＝DTC74模拟锁相环＝模拟PLL76频率发生器(附图标记1/n)，特别是频率分离器78边缘检测器782 第一触发器单元(附图标记w[ord]s[elect]_det[ect]_in)784 第二触发器单元(附图标记w[ord]s[elect]_det[ect]_buf[fer])786 与门788 第一触发器单元(附图标记w[ord]s[elect]_det[ect])80数字输出信号(附图标记dto_overflow)82模拟，特别是取决于时间的输出信号82’ 数字-时间转换器72的输出信号
84 模拟锁相环的输出信号86a电路设置100的第一输出信号(附图标记clk54，其中与系统时钟52的附图标记clk54不同)86a’ 电路设置106的第一输出信号(附图标记0.5FS)86b 电路设置100的第二输出信号(附图标记clk27)86b’ 电路设置106的第二输出信号(附图标记1FS)86c 电路设置100的第三输出信号(附图标记clk13M5)86c’ 电路设置106的第三输出信号(附图标记32FS)86d 电路设置100的第四输出信号(附图标记hd)86d’ 电路设置106的第四输出信号(附图标记64FS)86e’电路设置106的第五输出信号(附图标记128FS)88鉴频器48的增益系数(附图标记kif)90转换信号(附图标记phasedet_sel)92第一转换元件92a 第一转换元件92的输出信号94第二转换元件94a1 第二转换元件94的第一输出信号94a2 第二转换元件94的第二输出信号96第一寄存器元件96a 第一寄存器元件96的输出信号96i 第一寄存器元件96的输入(信号)98第二寄存器元件98a 第二寄存器元件98的输出信号98i 第二寄存器元件98的输入(信号)CS两个信号相对于彼此的周滑移dto_max 斜坡振荡器46的最大值DTO_reg 斜坡振荡器46的寄存器f 频率fclk时钟信号52的频率fDTO斜坡振荡器46的频率Δfs末级小(频率)台阶fz目标频率
h(s) 传递函数，特别是相位传递函数ha输入相位KD鉴相器44的陡度Ki积分元件306的积分系数＝积分元件306的积分因子KO斜坡振荡器46的陡度Kp第一比例元件300和第二比例元件304的比例系数＝第一比例元件300和第二比例元件304的比例因子R周滑移计数器的计数内容slip_cnt复位到slip_cnt＝0sLaplace转换中的变量slip_cnt 鉴频器48的周滑移计数器的计数内容t 时间T 输入信号50的周期TDTO斜坡振荡器46的周期ξ阻尼，特别是阻尼因子或阻尼常数-clock 早期值＝溢出前的最后一个时钟和斜坡振荡器46的实际周期终点之间的时间间隔ωn/2π 固有(环路)频率
权利要求
1.一种具有至少一个锁相环(40)的电路设置(100；102；104；106)，包括-至少一个鉴相器(44)，用于检测至少一个模拟输入信号(50；50’)的相位信息，特别是跟随在至少一个模拟输入信号(50；50’)的至少一个上升沿和/或下降沿到达之后的相位信息，-至少一个环路滤波器(30)，由鉴相器(44)输出的输出信号(56)可以馈送到该环路滤波器，用于确定至少一个增量(24)，和-至少一个斜坡振荡器(46)，由环路滤波器(30)输出的增量(24)可以馈送到该斜坡振荡器，其特征在于-锁相环(40)实质上是数字的，由此，该锁相环可以具有至少一个时间-数字转换器(42)，至少一个系统时钟(52)可以馈送到该时间-数字转换器，用于将输入信号(50；50’)，特别是输入信号(50；50’)的相位数字化，-鉴相器(44)可以被馈送输出信号，特别是时间-数字转换器(42)的额外相位信息，以及至少被馈送斜坡振荡器(46)的第一输出信号(62a)，特别是至少一个状态信号，和-至少一个鉴频器(48)至少可以被馈送斜坡振荡器(46)的第二输出信号(64)，特别是至少一个溢出脉冲，并输出频率信息(58)给环路滤波器(30)，该环路滤波器还可以被分配给至少一个频率锁定环路(10)。
2.如权利要求1中所述的电路设置，其特征在于-至少一个分离器单元(70)，特别是信号分离器，该分离器单元可以被馈送-环路滤波器(30)的增量(24)，-斜坡振荡器(46)的第一输出信号(62b)，和-斜坡振荡器(46)的第二输出信号(64)，从其中确定至少一个数字输出信号(80)，特别是至少一个数字输出信号(80)的数字相位，以及，-至少一个数字-时间转换器(72)将数字输出信号(80)转换成至少一个模拟，特别是取决于时间的输出信号(82；82’)，其中，该数字-时间转换器可以被馈送斜坡振荡器(46)的第二输出信号(64)。
3.如权利要求1或2所述的电路设置，其特征在于-特别是用于倍增输出频率的至少一个模拟锁相环(74)连接在数字-时间转换器(72)的下游，并且-模拟锁相环(74)的输出信号(84)传到至少一个频率发生器(76)，特别是传到至少一个频率分离器，用以产生该电路设置(100；106)的至少一个输出信号(86a、86b、86c、86d；86a’、86b’、86c’、86d’、86e’)。
4.如权利要求3中所述的电路设置(102)，其特征在于该锁相环(40)具有-至少一个第二鉴相器(38)，其可以被馈送-斜坡振荡器(46)的第一输出信号(62a)，和-由频率发生器(76)发送的输出信号(86a、86b、86c、86d；86a’、86b’、86c’、86d’、86e’)中的至少一个输出信号(86d)，以及-至少一个第四加法器(32)，其连接在第一鉴相器(44)和环路滤波器(30)之间，用于将第一鉴相器(44)的输出信号(56)加到第二鉴相器(38)的特别是为负的输出信号(38a)上。
5.如权利要求4中所述的电路设置，其特征在于锁相环(40)具有至少一个第二时间-数字转换器(36)，-该第二时间-数字转换器可以被馈送频率发生器(76)的输出信号(86d)并且-该第二时间-数字转换器的输出信号(34)可以被馈送到第二鉴相器(38)。
6.如权利要求3到5中至少一个所述的电路设置(104)，其特征在于-至少一个第一转换元件(92)连接在时间-数字转换器(42)和鉴相器(44)的上游，该第一转换元件的输出信号(92a)可以作为至少一个转换信号(90)的函数而被转换，其中该至少一个转换信号位于输入信号(50；50’)和由频率发生器(76)发送的输出信号(86a、86b、86c、86d；86a’、86b’、86c’、86d’、86e’)中的至少一个输出信号(86d)之间，-连接在鉴相器(44)和至少一个第一寄存器元件(96)之间的至少一个第二转换元件(94)被分配给输入信号(50；50’)，并且至少一个第二寄存器元件(98)被分配给频率发生器(76)的输出信号(86d)，和-至少一个第四加法器(32)连接在环路滤波器(30)的上游，用于将第一寄存器元件(96)的输出信号(96a)加到第二寄存器元件(98)的特别是为负的输出信号(98a)上，其中-作为转换信号(90)的函数，第一寄存器元件(96)的输入(96i)或者第二寄存器元件(98)的输入(98i)通过第二转换元件(94)可以被馈送鉴相器(44)的输出信号(56)，-作为求反后的转换信号(90)的函数，第四加法器(32)的第一输入端(32i1)通过第一寄存器元件(96)可以被馈送第二转换元件(94)的第一输出信号(94a1)，和-作为转换信号(90)的函数，第四加法器(32)的第二输入端(32i2)通过第二寄存器元件(98)可以被馈送第二转换元件(94)的第二输出信号(94a2)。
7.如权利要求1到6中至少一个所述的电路设置，其特征在于-频率锁定环路(10)具有至少一个增量模块(12)，特别是至少一个增量产生单元，和-至少一个适配单元(14)连接在增量模块(12)和环路滤波器(30)之间，该适配单元可以被馈送由环路滤波器(30)输出的增量(24)，其被设计成提供至少一种自适应算法，并输出至少一个输出信号(22)。
8.如权利要求1到7中至少一个所述的电路设置，其特征在于环路滤波器(30)具有-至少一个第一比例元件(300)，用于将鉴相器(44)的输出信号(56)倍增至少一个比例系数或比例因子(Kp)，-至少一个比例路径(320)，-至少一个积分路径(322)，和-至少一个第一加法器(314)，用于将比例路径(320)的输出信号(330)加到积分路径(322)的输出信号(350)上，其中该积分路径(322)具有-至少一个第二比例元件(304)，用于将第一比例元件(300)的输出信号(330)倍增该比例系数或比例因子(Kp)，-至少一个积分元件(306)，用于将第二比例元件(304)的输出信号(340)倍增一积分系数或积分因子(Ki)，和-至少一个积分器(308、310、312)，用于对积分元件(306)的输出信号(342)进行积分，所述积分器--具有至少一个第三加法器(308)，用于将积分元件(306)的输出信号(342)加到鉴频器(48)的输出信号(58)上，并加到积分器(308、310、312)的反馈输出信号(350)上，--具有至少一个积分值限幅器(310)，用于限制第三加法器(308)的输出信号(346)，并且--具有至少一个延迟元件(312)。
9.如权利要求1到8中至少一个所述的电路设置，其特征在于-形成第一加法器(314)的输出信号(360)作为锁相环(40)的对应工作模式(26)的函数，-或者如权利要求8中所述的，-或者通过将适配单元(14)的输出信号(22)馈送到积分路径(322)，同时将至少一个消失信号(332)馈送到比例路径(320)，-用于限制第一加法器(314)的输出信号(360)的频率的至少一个频率限幅器(316)连接在第一加法器(314)的下游，以及-用于将频率限幅器(316)的输出信号(362)加到至少一个额定增量信号(364)上的至少一个第二加法器(318)连接在频率限幅器(316)的下游。
10.一种通过至少一个锁相环(40)自动跟踪和/或处理数据，特别是音频、电视和/或视频数据的方法，其中-通过至少一个鉴相器(44)检测相位信息，特别是跟随在至少一个模拟输入信号(50；50’)的至少一个上升沿和/或下降沿到达后的相位信息，-通过至少一个环路滤波器(30)确定至少一个增量(24)，其中由鉴相器(44)输出的输出信号(56)被馈送到该环路滤波器，和-至少一个斜坡振荡器(46)被馈送由环路滤波器(30)输出的增量(24)，其特征在于-锁相环(40)实质上是数字的，其中，通过至少一个被馈送有至少一个系统时钟(52)的时间-数字转换器(42)可以将输入信号(50；50’)，特别是输入信号(50；50’)的相位数字化，-鉴相器(44)被馈送有输出信号(54)，特别是时间-数字转换器(42)的额外相位信息，以及至少被馈送有斜坡振荡器(46)的第一输出信号(62a)，特别是至少一个状态信号，和-至少一个鉴频器(48)被馈送有斜坡振荡器(46)的至少一个第二输出信号(64)，特别是至少一个溢出脉冲，并输出频率信息(58)给环路滤波器(30)，该环路滤波器还特别被分配给至少一个频率锁定环路(10)。
11.如权利要求10中所述的方法，其特征在于-至少一个分离器单元(70)，特别是信号分离器，该分离器单元被馈送有-环路滤波器(30)的增量(24)，-斜坡振荡器(46)的第一输出信号(62b)，和-斜坡振荡器(46)的第二输出信号(64)，从其中确定至少一个数字输出信号(80)，特别是至少一个数字输出信号(80)的数字相位，-至少一个数字-时间转换器(72)将数字输出信号(80)转换成至少一个模拟，特别是取决于时间的输出信号(82；82’)，其中，该数字-时间转换器被馈送有斜坡振荡器(46)的第二输出信号(64)，-通过连接在数字-时间转换器(72)的下游的至少一个模拟锁相环(74)倍增输出频率，并且-模拟锁相环(74)的输出信号(84)传到至少一个频率发生器(76)，特别是传到至少一个频率分离器，用以产生该电路设置(100；106)的至少一个输出信号(86a、86b、86c、86d；86a’、86b’、86c’、86d’、86e’)。
12.如权利要求11中所述的方法，其特征在于-通过至少一个第二鉴相器(38)确定由频率发生器(76)发送的输出信号(86a、86b、86c、86d；86a’、86b’、86c’、86d’、86e’)中的至少一个输出信号(86d)的相位信息，并将其输出作为特别是为负的输出信号(38a)，以及-通过至少一个第四加法器(32)将第一鉴相器(44)的输出信号(56)加到第二鉴相器(38)的特别是为负的输出信号(38a)上。
13.如权利要求12中所述的方法，其特征在于，在将系统时钟周期作为频率发生器(76)的输入信号(50；50’)和输出信号(86d)之间的最大相位偏移的精确度不够的情况下，将至少一个第二时间-数字转换器(36)分配给锁相环(40)，-该第二时间-数字转换器被馈送有频率发生器(76)的输出信号(86d)，并且-该第二时间-数字转换器的输出信号(34)被馈送到第二鉴相器(38)。
14.如权利要求11到13中任一个所述的方法，其特征在于-作为至少一个转换信号(90)的函数，至少一个第一转换元件(92)的输出信号(92a)在输入信号(50；50’)和由频率发生器(76)发送的输出信号(86a、86b、86c、86d；86a’、86b’、86c’、86d’、86e’)中的至少一个输出信号(86d)之间转换，-鉴相器(44)被馈送有第一转换元件(92)的输出信号(92a)，-作为转换信号(90)的函数，分配给输入信号(50；50’)的至少一个第一寄存器元件(96)或者分配给频率发生器(76)的输出信号(86d)的至少一个第二寄存器元件(98)通过至少一个第二转换元件(94)被馈送有鉴相器(44)的输出信号(56)，-作为求反后的转换信号(90)的函数，至少一个第四加法器(32)被馈送有第二转换元件(94)的第一输出信号(94a1)，-作为转换信号(90)的函数，第四加法器(32)被馈送有第二转换元件(94)的第二输出信号(94a2)，并且-第一寄存器元件(96)的输出信号(96a)被加到第二寄存器元件(98)的特别是为负的输出信号(98a)上。
15.如权利要求10到14中至少一个所述的方法，其特征在于，在频率锁定环路(10)中，至少一个适配单元(14)提供至少一种自适应算法，并输出至少一个输出信号(22)，所述适配单元被馈送有由环路滤波器(30)输出的增量(24)，并被连接在至少一个增量模块(12)，特别是至少一个增量产生单元，和环路滤波器(30)之间。
16.至少一个如权利要求1到9中至少一个所述的电路设置(100；102；104；106)和/或如权利要求10到15中至少一个所述的方法的应用，-应用在全球定位系统中，例如用于从至少一个全球定位系统数据流中提取全球定位系统信号；-应用在通信系统中，特别是应用在音频、电视和视频系统中，如声音处理器、立体声解码器、合成调谐器和/或视频处理器，例如-用以传送现有业务中附加业务的低频信号，如与至少一个电视机的同步信号中的文本相关的低频信号，和/或-用以从发射机中控制至少一个电视机，如与远程改变图像格式、音量和/或类似参数相关的；-应用在医疗技术中，例如用以启动和/或控制至少一个起搏器；-应用在测量技术中，例如-在利用超声的速度测量中和/或-在利用超声的距离测量中和/或-用以产生信号和/或-用以分析信号；-应用在语音失真或语音扰频中，例如-用以将语音调节到至少一个替换载频上；-应用在遥测中，例如-用以对输入信号(50；50’)的相位调制进行解调和/或-在寄生频率分析中，也就是说用以测量输入信号(50；50’)中的寄生相位调制。
全文摘要
为了进一步改进通过至少一个锁相环(40)自动跟踪和/或处理数据，特别是音频、电视TV和/或视频数据的电路设置(100；102；104；106)和方法，其中通过至少一个鉴相器(44)检测相位信息，特别是在至少一个模拟输入信号(50；50’)的至少一个上升沿和/或下降沿到达后的相位信息，通过至少一个环路滤波器(30)确定至少一个增量(24)，其中由鉴相器(44)输出的输出信号(56)被馈送到该环路滤波器，并且至少一个斜坡振荡器(46)被馈送由环路滤波器(30)输出的该增量(24)，使得其中该电路设置(100；102；104；106)和用于操作该电路设置的方法可以很容易地适用于各种需要，提出，锁相环(40)基本上是数字的，其中，通过至少一个被馈送有至少一个系统时钟(52)的时间－数字转换器(42)可以将输入信号(50；50’)，特别是输入信号(50；50’)的相位数字化，鉴相器(44)被馈送有输出信号(54)，特别是时间－数字转换器(42)的额外相位信息，以及至少被馈送有斜坡振荡器(46)的第一输出信号(62a)，特别是至少一个状态信号，并且至少一个鉴频器(48)被馈送有斜坡振荡器(46)的至少一个第二输出信号(64)，特别是至少一个溢出脉冲，并输出频率信息(58)给环路滤波器(30)，该环路滤波器还特别被分配给至少一个频率锁定环路(10)。
文档编号H03L7/113GK1894854SQ200480037292
公开日2007年1月10日 申请日期2004年12月6日 优先权日2003年12月15日
发明者U·默尔曼, A·沙伊 申请人:皇家飞利浦电子股份有限公司