专利名称：Pll电路及高频接收装置的制作方法
技术领域：
本发明涉及接收数字电视广播等的高频接收装置中包含的PLL电路。
背景技术：
在数字电视广播中，为了接收广播电视台发送的高频信号(正交数字调制信号)，需要从高频信号解调为I与Q的正交基带信号的高频接收装置。
图8所示为从高频信号向I与Q的正交基带信号进行解调的高频接收装置101的一般性结构。
在该高频接收装置101中，首先从广播电视台发送的高频信号通过接收输入端102输入，用可变增益高频放大器102进行放大。在混频电路108及109中，为了对I与Q的正交基带信号进行检波，对放大的高频信号进行频率变换。混频电路108使用从90度移相器107输出的0°的信号，将高频信号解调为I的基带信号。另外，混频电路109使用从90度移相器107输出的90°移相信号，将高频信号解调为Q的基带信号。利用这两个混频电路108及109，接收的高频信号被解调为正交基带信号。
来自混频电路108及109的输出分别用可变增益基带放大器110及111进行放大后，利用低通滤波器112及113去掉希望频带从外的频率分量。再将低通滤波器112及113的输出分别利用放大器114及115进行放大，从基带输出端116及117作为基带输出信号(I)及(Q)输出。
压控型本机振荡器(VCO)104将利用控制电压来控制频率的本机信号向90度移相器107输出，用来将高频信号频率变换为基带信号。本机振荡器105产生构成前述本机信号基准的频率信号。
PLL电路106将本机振荡器105产生的频率信号作为基准，进行反馈控制，使得前述本机信号收敛于与设定周期相对应的值。90°移相器107生成将VCO 104输出的前述本机信号的相位偏移90°的90度移相信号，与不偏移相位的0°的信号一起输出。
图9所示为作为上ysp PLL电路106使用的一般性的PLL电路构成例子。作为PLL电路，例如可以举出有文献1的特开2003-318732号公报(2003年7日公开)及对应的美国专利公开公报US 2003/0203720 A1(2003年10月30公开)中所揭示的电路。
图9所示的PLL电路106由分频器118及119、计数器120及121、相位比较器122、电流源123及低通滤波器(LPF)124构成。
本机振荡器105的输出信号利用分频器118以固定的分频比进行分频。另外，VCO 104的输出信号利用相应于预标度的分频器119以固定的分频比进行分频。计数器120及121对分频的信号进行加法计算(或减法计数)，通过这样再进一步分频。计数器120在功能上相当于文献1的PLL电路中的固定分频器。另外，由于也可以仅用计数器120将本机振荡器105的输出信号进行分频，因此也可以省略分频器119。计数器121的周期(分频周期)用从外部输入的设定周期进行设定。由于设定周期是与频道频率相对应的值，因此利用计数器121进行计数的信号被分频为与频道频率相对应的频率。
另外，通常虽然也设定计数器120的周期，但这里省略。计数器120及121每各进行一个周期的计数，就输出信号。相位比较器122输出计数器120与121输出的相位差。电流源123在与相位比较器122的输出(相位差)相对应的时间输出一定值的电流。LPP 124具有电容器，该电容器利用来自电流源123123的输出电流进行充放电，通过这样将电流变换电压。该电压成为VCO 104的控制电压，利用该控制信号，进行反馈控制。
另外，计数器121的设定周期的文献2的物开2000-307459号公报(2000年11月2日公开)所揭示的那样，一般通过串行总线(数据信号线)输入PLL电路106。
为了接收高频信号，必须将与高频信号相对应的设定周期输入PLL电路106内的计数器。但是，该设定周期由于一般用串行总线输入，因此其缺点是为了设定要花费时间。
例如如图10所示，若对24位的计数器121利用串行总线的代表性的I2C总线进行周期设定，则在使I2C总线以400kHz动作时，大约花费约7msec左右。而且，若计数器121的位数增加，则设定时间成比例延长。
发明内容
本发明的目的在于在具有以通过串行总线从外部提供的周期设定计数周期的分频用的计数器的PLL电路中缩短周期设定时间。
为了达到上述目的，本发明的PLL电路，包含将输入信号进行分频的可编程计数器、存储多种模式的前述计数器设定周期的存储器、将选择前述存储器中存储的设定周期用的数据向存储器传送的串行总线、以及将根据前述数据从前述存储器读出的设定周期向计数器传送的并行总线。
在上述的构成中，从存储器通过并行总线向计数器提供数据量多的设定周期。因此，对计数器的周期设定几乎不花费时间，而且即使计数器的位数增加，设定时间也不延长。另外，在将本PLL电路频道规定的区域中，即使将选择设定周期用的数据通过串行总线提供给存储器，也由于前述数据的数据量少，因此由它所引起的计数器的周期设定时间不拉长。
为了达到前述目的，本发明有关的其它PLL电路，包含将输入信号进行分频的可编程计数器、存储多种模式的前述计数器设定周期的存储器、从外部传送前述设定周期的外部设定线、选择从前述存储器读出的前述设定周期或来自前述外部设定线的前述设定周期的选择电路、将选择用的数据向前述选择电路传送的串行总线、以及将从前述选择电路输出的前述设定周期向前述计数器传送的并行总线。
在该PLL电路中，与前述的PLL电路不同，利用选择电路，选择从存储器读出的设定周期或从外部设定线传送的设定周期的某一个设定周期并输出。从选择电路通过并行总线向计数器提供数据量多的设定周期。因此，与前述的PLL电路相同，对计数器的周期设定几首不花费时间，而且即使计数器的位数增加，设定时间也不延长。另外，通过设置外部设定线及选择电路，能够根据情况从来自外部设定线的值或来自存储器的值中选择较合适的值。
本发明的高频接收装置具有设定接收频率用的上述的某一种PLL电路。通过这样，能够提供进行接收之前的时间较短的高频接收装置。
这样，本发明的两个PLL电路及高频接收装置采用串行总线向存储器进行周期选择的数据传送，另一方面为了将选择的设定周期从存储器向计数器进行设定周期传送，而采用并行总线，通过这样能够从短时间进行设定周期的传送。
在实际使用中，接收信号是每个频道规定的频率，输入的设定周期不需要包括全部计数器值。因此，预先使存储器存储几种模式的设定周期，根据频道来选择设定周期，通过这样用几位(参照图2)即可完成迄今为止用串行总线必须发送计数器的位数数量的数据。通过这样，通过缩短计数器的周期设定所需要的时间，另外即使计数器的位数增加，设定时间也不延长。因而，能够缩短接收所需要的时间。
利用以下所示的说明，将完全明白本发明的另外其它的目的、特征及优越之处，另外，利用参照附图的以下说明，将明白本发明的好处。
图1所示为本发明实施形态1的PLL电路构成例的电路方框图。
图2所示为实施形态1的PLL电路中的用串行总线传送的时钟及周期设定数据图。
图3所示为本发明实施形态2的PLL电路构成例的电路方框图。
图4所示为实施形态2的PLL电路中的用串行总线传送的时钟及周期设定数据图。
图5所示为本发明实施形态2的PLL电路构成例的电路方框图。
图6所示为实施形态3的PLL电路中的用串行总线传送的时钟及周期设定数据图。
图7所示为本发明实施形态4的高频接收装置构成例的电路方框图。
图8所示以往的高频接收装置构成例的电路方框图。
图9所示为图8的高频接收装置的PLL电路构成例的电路方框图。
图10所示为图9的PLL电路中的用串行总线传送的时钟及周期设定数据图。
具体实施例方式
下面根据图1至图7来说明本发明的实施形态。
图1所示为本实施形态有关的PLL电路61的构成方框图。
如图1所示，PLL电路61具有分频器21及22、计数器23及24、相位比较器25、电流源26、低通滤波器(LPF)27及存储器28。
分频器21将本机振荡器5输出的、成为压控型本机振荡器(VCO)4输出的本机信号的基准的频率到规定的分频比进行分频。分频器22将来自压控振荡器(VC0)4的输出信号以规定的分频比进行分频。为了使计数器23及24容易计数，分频器22起到作为预先将高频的本机振荡器5及VCO 4的输出进行分频的预标度的功能。
计数器23通过对利用分频器21分频的信号进行减法计数器(或加法计数)来进行分频。因仅由计数器23也能对来自本机振荡器5的频率信号进行所要的分频，所以这时也可以省略分频器21。
计数器24通过对利用分频器22分频的信号进行减法计数器(或加法计数)来进行分频。计数器24是计数周期可设定的可编程计数器，根据从外部提供的设定周期来设定计数周期。设定周期设定为将接收信号的频率分频为每个频率所规定的频率那样的数值，对每个频道频率准备有设定周期。该设定周期如后所述由存储器28提供。计数器24如上所述，以可变的周期对输入信号进行计数，通过这样将输入信号分频为频道频率相对应的频率。
相位比较器25将来自计数器23及24的输出信号的相位进行比较，检测其差值。具体来说，相位比较器25检测两个输出信号的各自的上外沿，输出具有与它们的相位差成正比的宽度的脉冲信号。
电流源26是在与相位比较器25输出的脉冲信号的宽度(相位差)相对应的期间输出一定值的电流的电路。
LPF 27在输入侧有电容器，利用来自电流源26的与相位差相对应的时间输出的电流对该电容器进行充放电，通过这样将该电容器的端电压输出作为与相位差相对应的电压。LPF 27的输出电压提供给VCO 4作为控制电压。
存储器28存储多种模式的计数器24的设定周期。另外，存储器28利用通过串行总线SB从PLL电路61的外部输入的选择信号(地址信号)读出(选择)所指定的设定周期。在存储器28与计数器24之间利用并行总线PB连接，从存储器28读出的设定周期通过该并行总线PB输入计数器24。
在上述那样构成的PLL电路61中，本机振荡器5的输出信号利用分频器21以固定的分频比进行分频，再用计数器23进行分频，向相位比较器25输出。另外，VCO 4的输入信号利用分频器22以固定的分频比进行分频，再用计数器24以设定的周期进行分频，向相位比较器25输出。这时，提供给计数器24的设定周期是根据与频道相对应的选择信号用存储器28进行选择并读出。
从相位比较器25输出与输入的两个信号之相位差成正比的脉冲宽度的信号。电流源26仅在该脉冲宽度的时间输定恒定电流。在LPF 27中，将该电流对输入侧的电容器进行充放电，通过这样生成与充放电期间(相位差)相对应的电压。该电压提供给VCO 4作为控制电压，通过这样VCO 4输出根据控制电压来控制的频率的本地信号。
这里，从存储器28通过并行总线PB将数据量多的设定周期提供给计数器24。因此，对计数器24的周期设定几乎不花费时间。另外，即使计数器24的位数增加，设定时间也不延长。而且，在接收频道规定的区域中，即使采用与以往相同的串行总线SB的接口，但传送选择存储器28中存储的设定周期用的数据量少的选择信号，也能够缩短计数器24的周期设定时间。
在实际使用中，接收信号是每个频道规定的频率，输入计数器24的设定周期不需要包括全部计数器值。因此，在以往用串行总线必须发送计数器的位数数量的数据，而与此不同的是，预先使存储器28存储几种模式的设定周期，根据频道来选择设定周期，这样如图2所示，只要几位即可。通过这样，能够缩短计数器周期的设定时间。因此，接收所需要的时间也缩短。
另外，图2中所示为从未图示的CPU等供给的时钟SCL的时刻将8种模式的周期选择数据SDA(SEL1～SEL8)提供给存储器28的情况。另外，串行总线SB例如由I2C总线构成，与周期选择数据SDA一起还传送时钟SCL。
图3所示为本实施形态有关的PLL电路62的构成方框图。
如图3所示，PLL电路62与前述的PLL电路61相同，具有分频器21及22、计数器23及24、相位比较器25、电流源26及低通滤波器(LPF)27，还具有存储器29以代替存储器28。
另外，分频器22与PLL电路61中的分频器22不同，能够设定分频比，以设定的分频比将VCO 4的输出频率进行分频。在改变PLL电路62的频率精度时，改变分频器22的分频比设定。
再有，电流源26与PLL电路61的电流源26不同，能够选择设定多个电流值(例如2mA及4mA)，输出设定的电流值的电流。通过改变电流源26的电流值，能够优先缩短时间，或者优先降低噪声。为此，电流源26具有由电流镜电路形成的多个电流源电路、以及选择使用的电流镜电路用的开关。对电流源26若提供如后所述存储器29中存储的设定电流值的数据，则根据该设定电流值来操作上述开关，设定电流值。
存储器29不仅与存储器28相同存储计数器24用的多种模式的设定周期，还将分频器22的设定分频比及电流源26的设定电流值与设定周期相关联，存储相同几种模式。在存储器29与计数器24之间利用并行总线PB1连接，从存储器29读出的设定周期通过该并行总线PB1输入计数器24。另外，在存储器29与分频器22之间利用并行总线PB2(分频用并行总线)连接，从存储器29读出的设定分频比通过该并行总线PB2输入分频器22。再有，在存储器29与电流源26之间利用并行总线PB3(电流用并行总线)连接，从存储器29读出的设定电流值通过该并行总线PB3输入电流源26。表1所示为计数器24的周期设定、分频器22的分频比设定、以及电流源26的电流设定的模式例子。
表1
利用串行总线进行模式选择在如上所述构成的PLL电路62中，选择信号通过串行总线SB提供给存储器29。通过这样，选择用该选择信号确定的设定模式，从存储器29同时读出计数器24的设定周期、分频器22的设定分频比及电流源26的设定电流值。例如，在选择表1的模式1的情况下，当计数器24的位数是24位进行周期设定时，PLL电路62中的锁定频率如下所述那样决定。
首先，一个比较信号的频率(计数器24的输出频率)fref1利用下式决定fref1＝flo/(P1×B1)式中，P1是分频器22分频比，B1是计数器24的设定周期，flo是VCO 4的频率。
另外，若设flo＝1800MHz，P1＝8，fref1＝0.25MHZ，则根据0.25MHz＝1800MHz/(8×B1)，得到B1＝900，计数器24的设定周期成为900。计数器24将分频器22的输出信号脉冲每计数900就输出一个脉冲。通过这样，将分频器22的输出信号分频为1/900。
另外，另一个比较信号的频率(计数器23的输出频率)fref2利用下式决定。
fref2＝fosc/(P2×B2)式中，fosc是本机振荡器5的振荡频率，P2是分频器21的分频比，B2是计数器23的指定周期。
另外，若设fref2＝0.25MHz，P2＝1，fosc＝4MHZ，则根据0.25MHz＝4MHz/(1×B2)，得到B2＝8，计数器23的设定周期成为8。
在PLL电路62中，设置对存储器29供给重写的设定周期用的存储器写入线MWL。通过这样，能够从外部自由地重写存储器29内的值。
另外，也可以如图4所示，在选择信号(周期选择数据SDA)中设置切换存府器写入(存储器写入方式)与存储器选择(存储器选择方式)的控制位。通过这样，例如控制位是“0”时，存储器写入线MWL变为有效(串行总线SB变为无效)，而控制位是“1”时，串行总线SB变为有效(存储器写入线MWL变为无效)。具体来说，各方式是从控制位成为有效之后到各方式的数据最后设置的I2C总线用通信确认数据ACK被选择电路30识别为止为有效。因此，能够公用存储器写入线MWL及串行总线SB，即作为公共信号线。
另外，在存储器写入线MWL与串行总线线SB公用时，由于使用串行总线SB，因此对存储器29写入设定周期虽然花费时间，但由于存储器29重写是在接收以外的时间进行的，因此即使花费时间，但对于PLL电路62的动作没有任何问题。
图5所示为本实施形态有关的PLL电路63的构成方框图。
如图5所示，PLL电路63与前述的PLL电路61相同，具有分频器21及22、计数器23及24、相位比较器25、电流源26、低通滤波器(LPF)27及存储器29，还具有选择电路30。
选择电路30根据通过串行总线SB供给的选择信号，来选择从外部通过外部设定线ESL输入的设定模式A、及从存储器29读出的设定模式B的某一种模式。利用该选择电路30，能够根据状况选择合适的设定周期。例如，作为那样的状况有下述的状况，即在测试时或调整时等短期内想，以存储器29中没有的值使其动作时，使用外部设定线ESL，而通常时使用存储器29的值。
另外，从选择电路30向存储器29传送选择信号是通过串行总线SBM进行，而从存储器29向选择电路30传送设定模式B是通过并行总线PBM进行。再有，从选择电路30向分频器22、计数器24、电流源26传送设定分频比、设定周期、设定电流值分别与实施形态2中从存储器29传送各设定值的情况相同，是通过并行总线PB1～PB3进行。
在选择存储器29时，包含从存储器29中存储的多种设定模式选择一个设定模式用的数据的选择信号通过选择电路30提供给存储器29。通过这样，存储器29输出指定的设定模式作为设定模式B。
另外，也可以如图6所示，在选择信号(周期选择数据SDA)中设置切换外部设定线选择(外部设定方式)与存储器选择(存储器设定方式)的控制位。通过这样，例如控制位是“0”时，外部设定线ESL变为有效(串行总线SBM变为无效)，控制位以后的数据变为来自外部的设定模式A的数据B8/X～B23/X。另一方面，控制是“1”时，串行总线SBM变为有效(外部设定线ESL变为无线)，控制位以后的数据变为选择存储器29中存储的一个设定模式作为设定模式B的数据B1、SEL1～B7/SEL7。具体来说，各方式是从控制位成为有效之后到各方式的数据最后设置的I2C总线用通信确认数据ACK被选择电路30识别为止为有效。因此，能够公用外部设定线ESL及串行总线SB，即作为公共信号线。
图7所示为本实施形态有关的高频接收装置1的构成方框图。
本高频接收装置1是从高频信号向I与Q的正交基带信号进行解调的装置，具有接收输入端2、可变增益高频放大器3、压控型本机振荡器(VCO)4、本机振荡器5、PLL电路6、90°移相位器7、混频电路8及9、可变增益基带放大器10及11、低通滤波器12及13、放大器14及15、基带输出端16及17、以及搜索电路18。
接收输入端2是将广播电视台发送的高频信号输入的端子。可变增益高频放大器3将从接收输入端2输入的高频信号进行放大。VCO 4输出利用控制信号来控制频率的本机信号，用来将高频信号频率变换为基带信号。本机振荡器5是产生构成前述本机信号基准的频率信号的振荡器。
PLL电路6以本机振荡器5作为基准，进行反馈控制，使前述本机信号收敛于与设定周期相对应的值。该PLL电路6由前述实施形态2的PLL电路62(图3)或实施形态3的PLL电路63(图5)构成。
90°移相器7生成将VCO 4的输出信号的相位偏移90°的移相信号，与不偏移相位的0°的信号一起输出。
混频电路8及9为了对I与Q的正交基带信号进行检波而对高频信号进行频率变换。混频电路8使用从90°移相器6输出的0°的信号，将高频信号解调为I的基带信号。混频电路9使用从90°移相器7输出的90°移相信号，将高频信号解调为Q的基带信号。利用这两个混频电路8及9，接收的高频信号解调为正交基带信号。
可变增益基带放大器10及11将混频电路8及9的输出进行放大。低通滤波器12及13从可变增益基带放大器10及11的输出中，去掉希望频带从外的频率分量。
放大器14及15将低通滤波器12及13的输出进行放大。基带输出端16及17输出利用放大器14及15放大的I及Q的基带信号。
搜索电路18是对为了接收所必需的计数器周期进行搜索的电路，将搜索的结果检测的计数器周期存入存储器29(写入)。该搜索电路18从根据实际设定的计数器24的设定周期的放大器14及15的输出，对接收频率进行扫描(换句话说，对计数器周期进行扫描)，通过这样检测基带信号处于一定电平以上的计数器周期。用搜索电路18进行的扫描的方法是在扫描方式时，采用使计数器24的设定周期一点一点增大(或减小)的算法。为此，搜索电路18包含存储有多个不同设定周期的存储器；判断基带信号是否是一定电平以上的比较器；以及从存储器依次读出设定周期、同时将利用比较器判断为基带信号处于一定电平以上时的设定周期写入存储器29用的控制器。
在上述那样构成的高频接收装置1中，在高频接收时，利用搜索电路18通过进行接收频率的扫描，选择搜索的设定周期的某一个周期。这时，若扫描的接收频率中有信号，则在基带中出现电平高的信号。因此，若在基带中有一定以上的电平，则在该接收频率中有信号。
这样通过设置搜索电路18，对于因接收地点而改变的频道，能够使存储器29中应存储的设定周期的值相对应。
另外，高频接收装置1通过内装有PLL电路62或63作为PLL电路6，计数器4的周期设定时间将缩短。其结果，能够缩短接收所需要的时间。即使内装有实施形态1的PLL电路61(图1)作为PLL电路6，也能够达到这样的结果。另外，在这样的构成中，由于对存储器28不写入设定周期，因此不设置搜索jnk18。
PLL电路包含将输入信号进行分频的可编程计数器、存储多种模式的前述计数器设定周期的存储器、将选择前述存储器中存储的设定周期用的数据向存储器传送的串行总线、以及将根据前述数据从前述存储器读出的设定周期向计数器传送的并行总线。
在上述的构成中，从存储器通过并行总线向计数器提供数据量多的设定周期。因此，对计数器的周期设定几乎不花费时间，而且即使计数器的位数增加，设定时间也不延长。另外，在将本PLL电路频道规定的区域中，即使将选择设定周期用的数据通过串行总线提供给存储器，也由于前述数据的数据量少，因此由它所引起的计数器的周期设定时间不拉长。
最好是前述的PLL电路具有为了供给前述计数器对脉冲数进行计数的信号、而以设定分频比将外部信号进行分频的分频器，前述存储器与前述设定周期相关联存储多种模式前述设定分频比，根据前述数据与前述设定周期同时读出前述设定分频比，将从前述存储器根据前述数据读出的设定分频比通过分频用并行总线向前述分频器传送。
在PLL频率合成器等使用的PLL电路中，有一种电路是用分频器将本机振荡器输出的高频本机信号进行分频，使频率降低一定程度，再用计数器进行分频。存储器存储分频器的设定分频比，用该设定分频比来设定分频器的分频比，通过这样能够改变PLL电路的频率精度。另外，将设定分频比与设定周期同时从存储器通过分频用并行总线读出，通过这样与将分频比和设定周期分开另外设定的情况相比，能够力图缩短设定时间。
或者，最好该PLL电路或前述的PLL电路包含比较前述计数器的输出与基准信号的相位并输出其差值的相位比较器、以及以预先准备的多个电流值中的设定的电流值根据前述相位比较器的相位差输出来输出电流的电流源，前述存储器与前述设定周期相关联存储多种模式前述设定电流值，根据前述数据与前述设定周期同时读出前述设定电流值，将从前述存储器根据前述数据读出的设定电流值通过电流用并行总线向前述电流源传送。
PLL电路一般进行计数器的输出与基准信号的相位比较，具有输出根据该结果的信号(电流)的电流源，通过将该电流变换为电压，得到控制压控振荡器(VCO)的输出频率的控制电压。存储器存储电流源的设定电流值，以该设定电流值来设定电流源的电流值，通过这样能够优先缩短捕获时间，或者优先降低噪声。另外，能够改变PLL电路的频率精度。另外，将设定电流值与设定周期同时从存储器通过电流用并行总线读出，通过这样与将电流值和设定周期分开另外设定的情况相比，能够力图缩短设定时间。
其它的PLL电路包含将输入信号进行分频的可编程计数器、存储多种模式的前述计数器设定周期的存储器、从外部传送前述设定周期的外部设定线、选择从前述存储器读出的前述设定周期或来自前述外部设定线的前述设定周期的选择电路、将选择用的数据向前述选择电路传送的串行总线、以及将从前述选择电路输出的前述设定周期向前述计数器传送的并行总线。
在该PLL电路中，与前述的PLL电路不同，利用选择电路，选择从存储器读出的设定周期或从外部设定线传送的设定周期的某一个设定周期并输出。从选择电路通过并行总线向计数器提供数据量多的设定周期。因此，与前述的PLL电路相同，对计数器的周期设定几首不花费时间，而且即使计数器的位数增加，设定时间也不延长。另外，通过设置外部设定线及选择电路，能够根据情况从来自外部设定线的值或来自存储器的值中选择较合适的值。
最好是该PLL电路具有为了供给前述计数器对脉冲数进行计数的信号、而以设定分频比将外部信号进行分频的分频器，前述存储器与前述设定周期相关联存储多种模式前述设定分频比，与前述设定周期同时读出前述设定分频比，前述外部设定线与前述设定周期相关联从外部传送前述设定分频比，前述选择电路将来自前述存储器或前述外部设定线的设定分频比通过分频用并行总线向前述分频器传送。
在该PLL电路中，也与前述具有分频器的PLL电路相同，存储器存储分频器的设定分频比，用该设定分频比来设定分频器的分频比，通过这样能够改变PLL电路的频率精度。另外，将从存储器与设定周期同时读出的设定分频比或来自外癌设定线的设定分频比通过分频用并行总线向分频器传送，通过这样与将分频比和设定周期分开另外设定的情况下相比，能够力图缩短设定时间。
或者，最好该PLL电路或前述具有选择电路的PLL电路包含比较前述计数器的输出与基准信号的相位并输出其差值的相位比较器、以及以预先准备的多个电流值中的设定的电流值根据前述相位比较器的相位差输出来输出电路的电流源，前述存储器与前述设定周期相关联存储多种模式前述设定电流值，与前述设定周期同时读出前述设定分频比，前述外部设定线与前述设定周期相关联从外部传送前述设定电流值，前述选择电路将来自前述存储器或前述外部设定线的设定电流值通过电流用并行总线向前述电流源传送。
在该PLL电路中，也与前述具有电流源的PLL电路相同，存储器存储电流源的设定电流值，用该设定电流值来设定电流源的电流值，通过这样能够优先缩短捕获时间，或者优先降低噪声，另外能够改变PLL电路的频率精度。另外，将从存储器与设定周期同时读出的设定电流值或来自外部设定线的设定电流值通过电流并行总线向电流源传送，通过这样与将电流值和设定周期分开另外设定的情况相比，能够力图缩短设定时间。
最好在前述的任何一种PLL电路中，前述存储器都是可写入的，PLL电路具有将写入前述存储器的设定周期向前述存储器传送用的存储器写入线。在将本PLL电路用于高频接收装置、特别是数字电视机时，因地点不同而能够接收的频道也不同。因此，通过利用存储器写入线将预先存入存储器的设定周期进行重写，能够设定与接收地点相对应的计数器周期。
最好在该PLL电路中，前述存储器写入线与前述串行总线由公用的通信线构成。通过这样，能够仅利用串行总线的接口来控制存储器。
最好在前述具有选择电路的任何一种PLL电路中，前述外部设定线与前述串行总线都是由公用的通信线构成。通过这样，能够仅利用串行总线的接口来控制存储器。
高频接收装置具有设定接收频率用的前述的某一种PLL电路。通过这样，能够提供接收之前的时间较短的高频接收装置。
另外，其它的高频接收装置是具有设定接收频率用的前述的存储器可重写的PLL电路的高频接收装置，具有检测为了接收所必需的前述设定周期的检测电路，前述存储器存储检测的前述设定周期。通过这样，利用检测电路预先检测与因接收地点而改变的频道相对应的设定周期，并存入存储器，这样能够对计数器适当设定频道所必需的设定周期。
如上所述，本发明各实施形态的PLL电路中，由于采用的结构能够缩短决定将压控型本机振荡器(VCO)的输出信号进行分频用的计数器的分频比用的周期设定所需要的时间，因此能够缩短接收所需要的时间，适合用于接收数字电视广播等的高频接收装置。
发明的详细说明的段落中说明的具体实施形态或实施例只是为了阐明本发明的技术内容，不应该仅限定于那样的具体例进行狭义的解释，在本发明的精神及下述的权利要求事项的范围内，可以进行种种变更并加以实施。
权利要求
1.一种PLL电路(61、62)，将基准频率信号进行分频，另一方面将压缩振荡器(4)的输出信号进行分频，检测两个分频输出的相位差，输出与该相位差相对应的提供给所述压控振荡器(4)的控制电压，其特征在于，包含将所述压控振荡器(4)的输出信号进行分频的可编程计数器(24)、存储多种模式的所述计数器(24)的设定周期的存储器(28、29)、将选择所述存储器(28、29)中存储的设定周期用的数据向存储器(28、29)传送的串行总线(SB)、以及将根据所述数据从所述存储器(28、29)读出的设定周期向所述计数器(24)传送的并行总线(PB)。
2.如权利要求1所述的PLL电路(61，62)，其特征在于，具有比较所述计数器(24)的输出与基准信号的相位并输出其差值的相位比较器(25)、以及以预先准备的多个电流值中的设定的电流值并根据所述相位比较器(25)的相位差输出来输出电流的电流源(26)，所述存储器(28、29)与所述设定周期相关联存储多种模式所述设定电流值，根据所述数据与所述设定周期同时读出所述设定电流值，PLL电路(61、62)包含将从所述存储器(28、29)根据所述数据读出的设定电流值向所述电流源(26)传送的电流用并行总线(PB3)。
3.如权利要求1所述的PLL电路(62)，其特征在于，包含为了供给所述计数器(24)对脉冲数进行计数的信号、而以设定分频比将外部信号进行分频的分频器(22)，所述存储器(29)与所述设定周期相关联存储多种模式所述设定分频比，根据所述数据与所述设定周期同时读出所述设定分频比，PLL电路(62)包含将从所述存储器(29)根据所述数据读出的设定分频比向所述分频器(22)传送的分频用并行总线(PB2)。
4.如权利要求3所述的PLL电路(61、62)，其特征在于，包含比较所述计数器(24)的输出与基准信号的相位并输出其差值的相位比较器(25)、以及以预先准备的多个电流值中的设定的电流值并根据所述相位比较器(25)的相位差输出来输出电流的电流源(26)，所述存储器(28、29)与所述设定周期相关联存储多种模式所述设定电流值，根据所述数据与所述设定周期同时读出所述设定电流值，PLL电路(61、62)包含将从所述存储器(28、29)根据所述数据读出的设定电流值向所述电流源(26)传送的电流用并行总线(PB3)。
5.一种PLL电路(63)，将基准频率信号进行分频，另一方面将压控振荡器(4)的输出信号进行分频，检测两个分频输出的相位差，输出与该相位差对应的提供给所述压控振荡器(4)的控制电压，其特征在于，包含将所述压控振荡器(4)的输出信号进行分频的可编程计数器(24)、存储多种模式的所述计数器(24)的设定周期的存储器(29)、从外部传送所述设定周期的外部设定线(ESL)、选择从所述存储器(29)读出的所述设定周期或来自所述外部设定线(ESL)的所述设定周期的选择电路(30)、将选择用的数据向所述选择电路(30)传送的串行总线(SB)、以及将从所述选择电路(30)输出的所述设定周期向所述计数器(24)传送的并行总线(PB1)。
6.如权利要求5所述的PLL电路(63)，其特征在于，包含比较所述计数器(22)的输出与基准信号的相位并输出其差值的相位比较器(25)、以及以预先准备的多个电流值中的设定的电流值并根据所述相位比较器(25)的相位差输出来输出电流的电流源(26)，所述存储器(29)与所述设定周期相关联存储多种模式所述设定电流值，与所述设定周期同时读出所述设定分频比，所述外部设定线(ESL)与所述设定周期相关联从外部传送所述设定电流值，所述选择电路(30)选择输出来自所述存储器(29)或所述外部设定线(ESL)的设定电流值，PLL电路(63)包含将从所述选择电路(30)输出的所述设定电流值向所述电流源(26)传送的电流用并行总线(PB3)。
7.如权利要求5所述的PLL电路，其特征在于，包含为了供给所述计数器(24)对脉冲数进行计数的信号、而以设定分频比将外部信号进行分频的分频器(22)，所述存储器(29)与所述设定周期相关联存储多种模式所述设定分频比，与所述设定周期同时读出所述设定分频比，所述外部设定线(ESL)与所述设定周期相关联的外部传送所述设定分频比，所述选择电路(30)选择输出来自所述存储器(29)或所述外部设定线(ESL)的设定分频比，PLL电路(63)包含将从所述选择电路(30)输出的所述设定分频比向所述分频器(22)传送的分频用并行总线(PB2)。
8.如权利要求7所述的PLL电路(63)，其特征在于，包含比较所述计数器(22)的输出与基准信号的相位并输出其差值的相位比较器(25)、以及以预先准备的多个电流值中的设定的电流值并根据所述相位比较器(25)的相位差输出来输出电流的电流源(26)，所述存储器(29)与所述设定周期相关联存储多种模式所述设定电流值，与所述设定周期同时读出所述设定分频比，所述外部设定线(ESL)与所述设定周期相关联从外部传送所述设定电流值，所述选择电路(30)选择输出来自所述存储器(29)或所述外部设定线(ESL)的设定电流值，PLL电路(63)包含将从所述选择电路(30)输出的所述设定电流值向所述电流源(26)传送的电流用并行总线(PB3)。
9.如权利要求1至8任一项所述的PLL电路(62、63)，其特征在于，所述存储器(29)是可写入的存储器，PLL电路(62、63)包含将写入所述存储器(29)的各设定值向所述存储器(29)传送的存储器写入线(MWL)。
10.如权利要求9所述的PLL电路(63)，其特征在于，所述存储器写入线(MWL)与所述串行总线(SB)由公用的通信线构成。
11.如权利要求5至8任一项所述的PLL电路，其特征在于，所述外部设定线(ESL)与所述串行总线(SB)由公用的通信线构成。
12.一种高频接收装置(1)，具有设定接收频率用的PLL电路(61、62)，其特征在于，所述PLL电路(61、62)将基准频率信号进行分频，另一方面将压缩振荡器(4)的输出信号进行分频，检测两个分频输出的相位差，输出与该相位差相对应的提供给所述压控振荡器(4)的控制电压，在所述PLL电路(61、62)中，包含将所述压控振荡器(4)的输出信号进行分频的可编程计数器(24)、存储多种模式的所述计数器(24)的设定周期的存储器(28、29)、将选择所述存储器(28、29)中存储的设定周期用的数据向存储器(28、29)传送的串行总线(SB)、以及将根据所述数据从所述存储器(28、29)读出的设定周期向所述计数器(24)传送的并行总线(PB)。
13.如权利要求12所述的高频接收装置(1)，其特征在于，所述PLL电路(61、62)具有比较所述计数器(24)的输出与基准信号的相位并输出其差值的相位比较器(25)、以及以预先准备的多个电流值中的设定的电流值并根据所述相位比较器(25)的相位差输出来输出电流的电流源(26)，所述存储器(28、29)与所述设定周期相关联存储多种模式所述设定电流值，根据所述数据与所述设定周期同时读出所述设定电流值，PLL电路(61、62)包含将从所述存储器(28、29)根据所述数据读出的设定电流值向所述电流源(26)传送的电流用并行总线(PB3)。
14.如权利要求12所述的高频接收装置(1)，其特征在于，所述PLL电路(62)包含为了供给所述计数器(24)对脉冲数进行计数的信号、而以设定分频比将外部信号进行分频的分频器(22)，所述存储器(29)与所述设定周期相关联存储多种模式所述设定分频比，根据所述数据与所述设定周期同时读出所述设定分频比，PLL电路(62)包含将从所述存储器(29)根据所述数据读出的设定分频比向所述分频器(22)传送的分频用并行总线(PB2)。
15.如权利要求14所述的高频接收装置(1)，其特征在于，所述PLL电路(61、62)包含比较所述计数器(24)的输出与基准信号的相位并输出其差值的相位比较器(25)、以及以预先准备的多个电流值中的设定的电流值并根据所述相位比较器(25)的相位差输出来输出电流的电流源(26)，所述存储器(28、29)与所述设定周期相关联存储多种模式所述设定电流值，根据所述数据与所述设定周期同时读出所述设定电流值，PLL电路(61、62)包含将从所述存储器(28、29)根据所述数据读出的设定电流值向所述电流源(26)传送的电流用并行总线(PB3)。
16.一种高频接收装置(1)，具有设定接收频率用的PLL电路(63)，其特征在于，所述PLL电路(63)将基准频率信号进行分频，另一方面将压控振荡器(4)的输出信号进行分频，检测两个分频输出的相位差，输出与该相位差对应的提供给所述压控振荡器(4)的控制电压，在所述PLL电路(63)中，包含将所述压控振荡器(4)的输出信号进行分频的可编程计数器(24)、存储多种模式的所述计数器(24)的设定周期的存储器(29)、从外部传送所述设定周期的外部设定线(ESL)、选择从所述存储器(29)读出的所述设定周期或来自所述外部设定线(ESL)的所述设定周期的选择电路(30)、将选择用的数据向所述选择电路(30)传送的串行总线(SB)、以及将从所述选择电路(30)输出的所述设定周期向所述计数器(24)传送的并行总线(PB1)。
17.如权利要求16所述的高频接收装置(1)，其特征在于，所述PLL电路(63)包含比较所述计数器(22)的输出与基准信号的相位并输出其差值的相位比较器(25)、以及以预先准备的多个电流值中的设定的电流值并根据所述相位比较器(25)的相位差输出来输出电流的电流源(26)，所述存储器(29)与所述设定周期相关联存储多种模式所述设定电流值，与所述设定周期同时读出所述设定分频比，所述外部设定线(ESL)与所述设定周期相关联从外部传送所述设定电流值，所述选择电路(30)选择输出来自所述存储器(29)或所述外部设定线(ESL)的设定电流值，PLL电路(63)包含将从所述选择电路(30)输出的所述设定电流值向所述电流源(26)传送的电流用并行总线(PB3)。
18.如权利要求16所述的高频接收装置(1)，其特征在于，所述PLL电路(63)包含为了供给所述计数器(24)对脉冲数进行计数的信号、而以设定分频比将外部信号进行分频的分频器(22)，所述存储器(29)与所述设定周期相关联存储多种模式所述设定分频比，与所述设定周期同时读出所述设定分频比，所述外部设定线(ESL)与所述设定周期相关联的外部传送所述设定分频比，所述选择电路(30)选择输出来自所述存储器(29)或所述外部设定线(ESL)的设定分频比，PLL电路(63)包含将从所述选择电路(30)输出的所述设定分频比向所述分频器(22)传送的分频用并行总线(PB2)。
19.如权利要求18所述的高频接收装置(1)，其特征在于，比较所述计数器(22)的输出与基准信号的相位并输出其差值的相位比较器(25)、以及以预先准备的多个电流值中的设定的电流值并根据所述相位比较器(25)的相位差输出来输出电流的电流源(26)，所述存储器(29)与所述设定周期相关联存储多种模式所述设定电流值，与所述设定周期同时读出所述设定分频比，所述外部设定线(ESL)与所述设定周期相关联从外部传送所述设定电流值，所述选择电路(30)选择输出来自所述存储器(29)或所述外部设定线(ESL)的设定电流值，PLL电路(63)包含将从所述选择电路(30)输出的所述设定电流值向所述电流源(26)传送的电流用并行总线(PB3)。
20.如权利要求16至19任一项所述的高频接收装置(1)，其特征在于，所述PLL电路(62、63)中，所述存储器(29)是可写入的存储器，PLL电路(62、63)包含将写入所述存储器(29)的各设定值向所述存储器(29)传送的存储器写入线(MWL)。
21.如权利要求20所述的高频接收装置(1)，其特征在于，所述存储器写入线(MWL)与所述串行总线(SB)由公用的通信线构成。
22.如权利要求16至19任一项所述的高频接收装置(1)，其特征在于，所述外部设定线(ESL)与所述串行总线(SB)由公用的通信线构成。
23.一种高频接收装置(1)，具有设定接收频率用的PLL电路(62)，其特征在于，所述PLL电路(62)将基准频率信号进行分频，另一方面将压缩振荡器(4)的输出信号进行分频，检测两个分频输出的相位差，输出与该相位差相对应的提供给所述压控振荡器(4)的控制电压，所述PLL电路(62)包含将所述压控振荡器(4)的输出信号进行分频的可编程计数器(24)、存储多种模式的所述计数器(24)的设定周期并可写入的存储器(29)、将选择所述存储器(29)中存储的设定周期用的数据向存储器传送的串行总线(SB)、将根据所述从所述存储器(29)读出的设定周期向所述计数器(24)传送的并行总线(PB1)、以及将写入所述存储器(29)的各设定值向所述存储器(29)传送的存储器写入线(MWL)，高频接收装置(1)还包含检测为了接收所必需的所述设定周期的检测电路(18)，所述存储器(29)存储检测的所述设定周期。
24.一种高频接收装置(1)，具有设定接收频率用的PLL电路(63)，其特征在于，所述PLL电路(63)将基准频率信号进行分频，另一方面将压控振荡器(4)的输出信号进行分频，检测两个分频输出的相位差，输出与该相位差相对应的提供给所述压控振荡器(4)的控制电压，所述PLL电路(63)包含将所述压控振荡器(4)的输出信号进行分频的可编程计数器(24)、存储多种模式的所述计数器(24)的设定周期并可写入的存储器(29)、从外部传送所述设定周期的外部设定线(ESL)、选择从所述存储器(29)读出的所述设定周期或来自所述外部设定线(ESL)的所述设定周期的选择电路(30)、将选择用的数据向所述选择电路(30)传送的串行总线(SB)、以及将从所述选择电路(30)输出的所述设定周期向所述计数器(24)传送的并行总线(PB1)，高频接收装置(1)还包含检测为了接收所必需的所述设定周期的检测电路(18)，所述存储器(29)存储检测的所述设定周期。
全文摘要
PLL电路具有将利用分频器的VCO的输出再进行分频的计数器、以及存储多种模式的计数器设定周期的存储器。存储器利用通过串行总线(SB)从PLL电路的外部输入的选择信号读出所指定的设定周期。从存储器读出的数据量多的设定周期由于通过并行总线(PB)输出计数器，因此对计数器的周期设定几乎不花费时。另外，即使计数器的位数增加，设定时间也不延长。而且，在接收频道规定的区域中，即使使用与以往相同的串行总线接口，也能够传送选择存储器中存储的设定周期用的数据量少的选择信号，缩短计数器的周期设定时间。
文档编号H03L7/08GK1716784SQ20051008238
公开日2006年1月4日 申请日期2005年6月15日 优先权日2004年6月15日
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