数据编译码和收发方法及装置的制作方法

专利名称：数据编译码和收发方法及装置的制作方法
技术领域：
本发明涉及通信领域，特别涉及使用前向纠错编码和译码的通信技术。
技术背景随着通信技术的不断发展，用户对通信的容量、速度等各种服务质量的 要求越来越高。由于接入网是整个电信网中最具有技术挑战性的区域之一 ， 因此为了满足用户对带宽日益增长的要求，实现接入网的高速化、宽带化和智能化，各种接入技术层出不穷，如局域网(Local Area Network,简称 "LAN")、数字用户线(Digital Subscriber Line,简称"DSL")、混合光 纤同轴电缆网-电缆调制解调器(HFC-Cable Modem)、电力线上网等等，然 而被认为最有前途的是光接入技术。无源光网络(Passive Optical Network, 简称"PON")由于其易维护、高带宽、低成本等优点成为光接入中的佼佼 者，是通过单一平台综合接入语音、数据、视频等多种业务的理想物理平台。PON技术是点到多点的光纤接入技术。PON由光线路终端、光纤网络单 元(Optical Network Unit,简称"ONU")和光分配网络(Optical Distribution Network,简称"ODN")组成。其中以太网无源光网络(Ethernet Passive Optical Network,简称"EPON")技术是一种比较好的接入技术。其主要特点在于 维护简单，成本较低，较高的传输带宽和高性能价格比。特别是EPON技术 能够提供lGHz甚至到lOGHz的带宽，这使得同时传送语音、数据和视频业 务成为可能。EPON的这个特性是其他的比如DSL、 HFC-Cable Modem等接 入方式所不可能具有的特性。由于EPON是一种采用无源光传输的技术，不使用具有放大和中继功能的元器件。因此EPON网络的传输距离和分支数目依赖于功率预算和各种传 输损耗。随着传输距离或分支比数目的增加，传输数据的信噪比(Signal Noise ratio,简称"SNR")逐渐减小，从而就导致了更多的比特错误。为了解决 这一问题，在EPON系统中引入了前向纠错(Forward Error Correction,简称 "FEC，，)技术来提高系统的抗干扰能力，以增大系统的功率预算。EPON系统中的FEC的基本工作原理是在发送端被传输的以太网帧后 附加上FEC校验码字，这些校验码字与被校验的以太网帧数据以某种确定的 规则互相关联(约束)，接收端按既定的规则检验以太网帧数据与校验码字 的关系， 一旦传输中发生错误，就会破坏这种关系，从而自动发现并纠正错 误的码。FEC技术力求用尽可能少的校验字节纠正尽可能多的错误，在开销 (增加了校验字节)和获得的编码增益之间找到一个最佳的平衡点。在EPON系统中，为使发送的数据是接收器可以接收的格式，在采用FEC 技术之前，需要使用线路编码技术，该线路编码还必须保证所发送的数据有 足够的切换(即0、 l之间的变换)以保证接收端能够恢复时钟。线路编码器 还提供一种将数据对齐到字的方法，同时线路可以保持良好的直流平衡。线路编码机制主要有两种数值查找机制和扰码器机制。在现有的EPON 系统中，采用了 8b (比特)/10b的线路编码机制。这是一种数值查找机制。 8b/10b编码方案的一个^艮大的缺点是其编码冗余度达到了 25%，编码开销4艮 大。为了节省编码开销，在10GBASE-W、 10GBASE-R等系列标准中已经在 物理编码子层(Physical Coding Sublayer,简称"PCS")使用了 64b/66b线 路编码；在10GBASE-T标准中在PCS层使用了 64b/65b线路编码；而且在 由IEEE802.3av工作组正在制定的10GEPON系统中，也尝试引入64b/66b或64b/65b等编码效率更高的线路编码机制。这两种线路编码使用了带有非 扰码同步字符和控制字符的扰码方式。64b/66b编码^U制是在64比特信息的基础上，增加了 2比特的同步字符(同步头)。这2比特同步字符只有"01"或"10"这两种可能。其中，同 步字符为"01"表示64比特全部为数据信息；同步字符为"10"表示64比 特信息中包舍数据信息和控制信息。同步字符为"00"或"11"表示传输过 程中发生了错误。同时，这种同步字符的使用保证了传输数据每隔66比特至 少变换一次，这种方式便于实现块同步(block synchronization) 。 64比特的 信息通过一种自同步加扰机制进行加扰，最大程度上保证了所传送信息有足 够的切换，便于接收端的时钟恢复。与64b/66b编码机制相比，不同的是， 64b/65b编码使用1比特的数据/控制字符。如果数据/控制字符为"0"表示 64比特全部为数据信息；如果数据/控制字符为"1"表示64比特信息中包 含数据信息和控制信息。目前，针对10G (千兆)的EPON系统中的PCS层的一种设计方案如图 1和图2所示。图1为此系统物理层的发送流程图；图2为此系统物理层的 接收流程图。在图1中，以太网数据帧先经过调和子层和IO千兆以太网媒质无关接 口 (XGMII)处理，然后再经过64b/66b线路编码。这一编码过程是在64比 特的以太网数据信息的前面添加2比特的同步字符，使得数据由原来的64 比特变为66比特。 一般地，称编码后的66比特码字为一个块(block)。接 着对块(block)中的数据和控制信息进行加扰，成帧，然后对此帧中的数据 进行FEC编码，编码后的数据先后经过物理媒介连接子层(Physical Medium Attachment,简称"PMA，，)和物理媒介相关子层(Physical Medium Dependent, 简称"PMD")后发送出去。物理层的接收流程为发送流程的逆过程，如图 2所示，在此不再赘述。在实现上述方案的过程中，本发明的发明人发现，线路编码和FEC编码 所带来的好处都是以增加冗余信息为代价的。现有技术是对经过线路编码后 的数据进行FEC编码，这意味着FEC把线路编码的冗余信息也当作FEC编码的数据部分进行编码，从而降低了 FEC编码的性能。 发明内容本发明实施方式要解决的主要技术问题是提供一种数据编译码和收发 方法及装置，使得在相同的传输开销下可以提高前向纠错编码的编码增益。为解决上述技术问题，本发明的实施方式提供了一种数据编码和发送方 法，预先将信息块块头中的各比特按重要性划分为M个重要比特和N个次 要比特，其中每个信息块包含块头和信息数据，块头大小为M+N， M和N 为整数，M>0, N>1;对需要传输的信息块中的信息数据和块头中M个重要比特进行前向纠 错编码生成校验块，该信息块块头中N个次要比特不参与该前向纠错编码； 发送信息块和对应于该信息块的校验块。本发明的实施方式还提供了一种数据接收和译码方法，预先将信息块块 头中的各比特按重要性划分为M个重要比特和N个次要比特，其中每个信 息块包含块头和信息数据，块头大小为M+N， M和N为整数，M>0， N>1;接收信息块及对应于该信息块的校验块；对接收到的信息块中的信息数 据和块头中M个重要比特使用校验块进行前向纠错译码，该信息块块头中N 个次要比特不参与该前向纠错译码。本发明的实施方式还提供了一种数据编码和发送装置，包含前向纠错编码模块，用于对需要传输的信息块中的信息数据和块头中M 个重要比特进行前向纠错编码生成校验块；发送模块，用于发送信息块和对应于该信息块的校验块；其中，信息块块头中的各比特预先按重要性被划分为M个重要比特和N 个次要比特，每个信息块包含块头和信息数据，块头大小为M+N， M和N为整数，M>0， N> 1。本发明的实施方式还提供了一种数据译码和接收装置，包含 接收模块，用于接收信息块及对应于该信息块的校验块；前向纠错译码模块，用于对接收到的信息块中的信息数据和块头中M个 重要比特使用校验块进行前向纠错译码，该信息块块头中N个次要比特不参 与该前向纠错译码；其中，信息块块头中的各比特预先按重要性被划分为M个重要比特和N 个次要比特，每个信息块包含块头和信息数据，块头大小为M+N, M和N 为整数，M>0， N>1。本发明实施方式与现有技术相比，主要区别及其效果在于对信息块的块头中次要的比特不进行FEC编码，因为使用相同大小的校 验块保护较少的重要信息比特，所以FEC编码可以得到更高的编码增益，降 低了重要信息比特的错误概率。与现有技术相比，本发明的设计方案在实现 复杂度没有增加的情况下，能够获得更大的编码增益，从而可以增大10G EPON系统的功率预算。


图l是现有技术中10GEPON系统中的物理层的数据发送流程图；图2是现有技术中10GEPON系统中的物理层的数据接收流程困；图3是根据本发明第一实施方式的数据编码和发送方法的示意图；图4是根据本发明第一实施方式的数据编码和发送方法流程图；图5是根据本发明第一实施方式的数据编码和发送方法中对信息块的操 作示意图；图6是根据本发明第二实施方式的数据接收和译码方法流程图；图7是根据本发明第二实施方式的数据接收和译码方法中对信息块的操 作示意图；图8是根据本发明第三实施方式的数据编码和发送方法中对信息块的操 作示意图；图9是根据本发明第五实施方式的数据编码和发送方法流程图；图IO是根据本发明第六实施方式的数据编码和发送方法的示意闺；图11是根据本发明第六实施方式的数据编码和发送方法流程图；图12是根据本发明第六实施方式的数据编码和发送方法中对信息块的 操作示意图；图13是根据本发明第七实施方式的数据编码和发送装置结构示意图； 图14是根据本发明第八实施方式的数据编码和发送装置结构示意图； 图15是根据本发明第九实施方式的数据编码和发送装置结构示意图； 图16是根据本发明第十实施方式的数据编码和发送装置结构示意图； 图17是根据本发明第十一实施方式的数据编码和发送装置结构示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，下面将结合附围对本发 明的实施方式作进一步地详细描述。本发明的第一实施方式涉及一种数据编码和发送方法，在本实施方式中， 信息块包舍的块头为同步头，该同步头由两个用于块同步的比特组成，每个信 息块中的信息数据为64比特。发送端先将64比特的信息数据进行64b/#6b线路 编码，生成2个比特的同步头，其中一个比特为重要比特，该重要比特除用于块同步外还用于指示该信息块中信息数据的类型，另一个比特为次要比特。然后，将64比特的信息数据与该重要比特作为FEC编码器的输入数据比特送入到 緩存器中，等緩存器中的数据比特构成一个FEC编码数据帧时再一并送入到 FEC编码器进行编码；而同步头中的次要比特不参与该FEC编码，如图3所示。本实施方式的具体流程如图4所示，在步骤410中，发送端将信息数据从 调和子层以以太网数据帧(Ethernet packet)的形式通过以太网媒质无关接口传 送到64比特信息生成模块，当模块中的数据达到64比特时，生成64比特的信 息数据。接着，进入步骤420，发送端将生成的64比特的信息数据进行加扰处理， 以在最大程度上保证所传送信息有足够的切换，便于接收端的时钟恢复。具体 地说，当数据从以太网媒质无关接口传送到64比特信息模块后，64比特信息模 块以每64比特为单位将接收数据分成K小块信息，然后对每小块信息进行加扰， 加扰后的信息如图5所示，其中，信息块用Sj ( / = 0,1,...尺)表示。接着，进入步骤430,发送端将经过加扰处理后的信息数据进行64b/66b线 路编码。具体地说，发送端对每64比特的信息数据进行64b/66b线路编码。线 路编码的过程是在Si信息块的头端(也可以在尾端)加两比特的同步头(即块 头)，同步头中的一个比特(如第一个比特)携带了指示Si信息块中凄t据类型的 信息，因此，该比特即为重要比特，另一个比特(如第二个比特)即为次要比 特。其中，数据类型分为纯数据和带控制信息两类，比如说，如果重要比特为 "0"表示Si信息块中的信息数据为纯数据，那么，重要比特为'T，即表示Si 信息块中的信息数据带有控制信息，反之亦然。同步头中的次要比特为重要比 特的取反。线路编码后的信息块如图5所示。64b/66b线路编码主要有三个功能。第一个功能是通过64b/66b编码中的两 个比特的同步头进行块同步。同步过程是这样的在接收端接收的数据中由于 使用了 64b/66b线路编码，因此每66比特中都会有01或10的同步比特。在比特流的其他地方也会出现这样的比特组合。对齐程序首先随机选择一个起点，它首先搜寻有效的同步(01或者IO组合)，如果没有找到，则移动一位然后重 新检测。 一旦找到01或者10组合，则检查该组合之后的第65和第66个比特 是否为同样的組合(即01或者10组合)，如果是，则计数器增l，继续往后检 测。如果在一行中能够连续检测到足够多的同步符号，而且没有发生错误，则 确定对齐。如果检测过程中出现任何错误，则计数器清零。第二个功能是保证 所传送的数据的电平有足够的切换，便于在接收端进行时钟恢复。第三个功能 是利用同步头来表明所传送的64比特的信息类型。比如说，同步头为"01"则 表示所传送的64比特信息全部为数据，同步头为"10"则表示所传送的64比 特信息中包含控制信息。本实施方式以64b/66b线路编码为例进行说明，在实际 应用中，也可以采用32b/34b线路编码，使得本实施方式可灵活实现。接着，在步骤440和步骤440，中，发送端对Si信息块进行緩存和排序。具 体地说，将Si信息块中经iti口扰处理的64比特信息和同步头中的重要比特传送 到码字緩存/排序模块，码字緩存/排序模块对接收到的数据进行緩存处理，并将 接收的数据进行排序，组成一个FEC编码帧；将Si信息块的同步头中的次要比 特传送到同步头緩存/排序模块，进行緩存和排序。如图5所示，对已加同步头 的信息块进行緩存和排序，当緩存到K个信息块(即66xK个比特)时，再把 这组信息中的经过加扰处理的长度为64 x K个比特的信息数据和长度为K个比 特的重要比特传送到码字緩存/排序模块，进行緩存和排序处理，组成一个FEC 编码帧；把这组信息中的长度为K个比特的次要比特传送到同步头緩存/排序模 块，进行緩存和排序处理，由此可见，同步头中的次要比特不进行FEC编码。 这是因为，64b/66b编码的第三个功能(标识信息块是纯数据还是携带控制信息) 只需使用两比特同步头中的一个便可以完成，而且同步头中的两个比特总是保 持着确定的关系，即两个比特异或为l,因此如果知道了同步头中的一个比特， 对这个比特取反便可以得到同步头中的另外一个比特，所以，可以将同步头中 的一个重要比特来参与FEC编码，另 一个次要比特不进行FEC编码。接着，进入步骤450,发送端对组成的FEC编码帧进行FEC编码，也就是说，根据组成的FEC编码帧生成相对应的校验字。校验字和信息之间存在着约 束关系，正是由于这种约束关系增强了信息块的抗干扰能力。如图5所示，对 FEC编码进行FEC编码，生成相应的校验比特块为Pi (i = 0， 1, ...M)。由于只对同步头中的一个重要比特进行FEC编码，因此，在使用相同大小 的校验块情况下，能够获得更大的编码增益。而且，对用于指示数据类型的重 要比特使用FEC编码保护，更大的编码增益可以提高对数据类型判断的正确概率。需要说明的是，可选地，校验比特块还可以被传送到校验字同步头模块， 校验字同步头模块为每个校验比特块Pi加上2比特的同步头Parity—header—1和 Parity一header一2。校验比特同步头是为了将FEC编码码字中的信息数据和校验信 息区分开来，即用于区分Si块和Pj块。本实施方式中为每个校验比特块加上了 2比特的同步头。接着，进入步骤460，完成FEC编码后，FEC码字被传送到成帧模块，成 帧模块还需要接收经过同步头緩存和排序的K个次要比特，进行重组和成帧后， 以帧的形式传送到PMA进行发送。如图5所示，将包含同步头的Si信息块和对 应于该信息块的校验块进行重组和成帧，进行码率调和后再传送到PMA进行发送。不难发现，由于在本实施方式中，对信息块的块头中次要的比特不进行FEC 编码，使用相同大小的校验块保护较少的重要信息比特，所以FEC编码可以得 到更高的编码增益，降低了重要信息比特的错误概率。与现有技术相比，本实 施方式在实现复杂度没有增加的情况下，能够获得更大的编码增益，从而可以 增大EPON系统的功率预算。具体地说，在现有技术中，采用的FEC编码是对66xK比特的信息进行编 码，其生成的4交验字对66xK比特的信息进行保护。而本实施方式中，采用的FEC编码是对65 x K比特的信息进行FEC编码，所生成的校验码长度与现有技 术相同，并只对65 x K比特的信息(与现有技术相比减少了 K个比特)进行保 护，因此增加了校验字对信息比特的保护性，降低了信息比特的错误概率。而且，增加了接收端对64b/66b编码块中的64比特信息数据类型判断的准确性。这是因为，在现有技术中，只有当同步头的两个比特为"01"或"10"时 接收端的线路编码块才开始判断。而当两个比特为"00"或"11"时则无法判 断，因此其正确判断的概率尸(正确)为尸(正确)=(1-a)(i-/0-i-2a+a2， r为现有方案每比特的错误概率。而本实施方式中，接收端对信息类型的判断只通过对 参与FEC编码的同步头进行判断。其正确判断的概率尸'(正确)为？'(正确)=1-/7:,^:为本实施方式中每比特的错误概率。由于本实施方式使用相同数量的校验字 码保护较少的信息数据，因而降低了信息比特的错误概率，即p:,A。当& (p:) 非常小时(在光通讯中，& (p二 )的取值一般为10—12 )，则:户(正确)"1-A)(1-A)"-2凡+A2因此，增加了接收端对64b/66b编码块中的64比特信息数据类型判断的准 确性。本发明的第二实施方式涉及一种数据接收和译码方法，本实施方式对应于 第一实施方式的发送和编码方式。具体流程如图6所示。在步骤610中，接收端的PMA将从PMD接收的信息进行帧同步，帧同步 的方法是利用64b/66b编码块中的2比特的同步头"01"或"10"完成信息的帧 同步的，根据块同步的结果获取包含同步头的信息块及对应于该信息块的校验块。在完成帧同步后，进入步骤620，信息块被传送到FEC码字排序模块进行 FEC码字排序。具体地说，FEC码字排序模块根据发送端的信息块中的同步字头参鸟编码的规则，将佶息块的闾歩头中的次要比特去掉，将佶息块务解为包含同步头中的重要比特、信息数据和4t睑块的信息组，该信息组称为FEC码字， 进行FEC码字排序。如图7所示，完成帧同步的信息包含信息块和对应该信息 块的校验信息以及校验同步头。根据校验同步头的信息来区分FEC码字中的Si 信息块和Pi信息块，同时将Si信息块的同步头中的重要比特和校验同步头去掉， 然后其余的信息送入FEC码字緩存器，进行緩存和排序。接着，进入步骤630,将已排序的FEC码字进行FEC译码，在译码过程将 Si信息块中的一个重要比特和64比特的信息数据恢复出来，同时将冗余的校验 信息，即Pi块去掉。如图7所示，FEC译码后的的信息只包含Si信息块和Si信 息块的同步头中的一个重要比特。接着，进入步骤640，将经过FEC译码后的的信息进行分段，也就是说， 将经过FEC译码后的的信息分为K段，每段包含64比特的信息数据，和同步 头中的一个重要比特。接着，进入步骤650,将分段后的K个信息块进行线路译码。具体地说， 对同步头中次要比特连同FEC译码所得的信息块的信息数据和同步头中的重要 比特进行64b/66b线路译码，线路译码时根据同步头中的重要比特判断64比特 的信息数据的类型。其中，同步头中的次要比特是进行接收时得到的同步头中 的次要比特，或者是根据FEC译码后得到的重要比特经取反后得到的比特。经 线路译码后的信息如图7所示。接着，进入步骤660,对经过线路译码后的信息进行解扰，然后将经解扰后 的信息通过以太网媒质无关接口传送调和子层。由此可见，将仅用于块同步的比特作为次要比特不参与FEC编码和译码， 由于块同步在FEC译码之前进行，所以仅用于块同步的比特不参与FEC编码和 译码不会影响系统性能，但可以有效减少需要通地FEC编码保护的信息量，在 使用相同大小的校验块情况下，能够获得更大的编码增益。因为对用于指示数据类型的比特使用FEC编码保护，更大的编码增益可以提高对数据类型判断的 正确概率。本发明的第三实施方式涉及一种数据编码和发送方法，本实施方式与第一 实施方式大致相同，其区别在于，在第一实施方式中，参与FEC编码的信息长 度为65xK个比特，满足FEC编码所需的长度，而在本实施方式中，满足FEC 编码所需的长度为66xK个比特，因此，需要在信息数据与重要比特组成的序 列的基础上，在该序列的预定位置插入K个预定的填充比特(填充比特全为0 或全为1),使该序列的长度满足FEC编码所需的长度。具体地说，由于生产商在开发硬件的过程中往往只配置一种固定码率和数 据长度的FEC编码器，比如参与FEC编码的数据长度为66 x K比特，这种FEC 编码方式要求的数据长度的配置是假设经过64b/66b线路编码后的码字全部参 与FEC编码。因此，当信息块的个数达到K时，信息数据的长度(64xK比特) 与与重要比特的长度(K比特)之和将小于要求的长度(66xK比特)。所以， 在本实施方式中，在每个信息块中，在重要比特之后，信息数据之前，即原先 的次要比特的位置处)，插入1个预定的填充比特(如0比特)。使得当信息块 的个数的达到K时，能够满足FEC编码所需的长度。由于是在信息块特定的位 置填充"0",因此经过FEC编码后的信息中的填充的"0"信息可以通过缩短码 过滤器去掉，这些"0"信息在信道中不进行传输，如图8所示。由于只有65个比特是需要认定的，所填充的"0"实际上增强了校验信息 与需要译码的信息之间的约束关系，相对于66个比特需要认定的情况，相同大 小的校验信息量会产生更高的编码增益。本发明的第四实施方式涉及一种数据接收和译码方法，本实施方式对应于 第四实施方式的数据编码和发送方法。本实施方式与第二实施方式大致相同， 其区别在于，在本实施方式中，在去除掉次要比特信息后，对信息数据与重要 比特组成的序列进行FEC译码之前，需要在该序列的预定位置插入在发送端中填充的K个预定比特，使该序列的长度增加到FEC译码所需的长度。也就是说，先在同步头中的次要比特位置处填充"0",再对填充了 K个"0"后的该序列进 行FEC译码。FEC译码后，再从译码结果中去除填充比特"0"。不难发现，在第三与第四实施方式中，当信息块中重要比特与信息数据的 长度之和不足FEC编码或译码所需要的长度时，先填充所缺数目的预定义的填 充比特，补足所需长度后再进行FEC编码或译码，以适应FEC编码或译码的长 度是固定的但又超过信息块中重要比特与信息数据的长度之和的情况。因为需 要保护的比特数比特少，新增的填充比特是预先知道的，实际上增强了校验信 息与需要保护的信息之间的约束关系，所以相同大小的校验信息量会产生更高 的编码增益。只有在需要传输的Si信息块緩存到能够组成一个FEC编码帧时，再进行 FEC编码。而在本实施方式中，为了缩短通信的时延，在緩存的数据不足时， 通过在緩存中填入填充块，及时触发FEC编码操作的执行，在FEC编码之后， 从编码结果中去除填充块，以避免传输不需要的数据。本发明的第五实施方式涉及一种数据编码和发送方法，本实施方式与第一 实施方式大致相同，其区别在于，在第一实施方式中，发送端先将信息块进行 加扰后，再进行64b/66b线路编码，而在本实施方式中，发送端先将信息块进行 64b/66b线路编码后，再对线路编码后的信息块进行加扰。也就是说，发送端先 将信息块进行64b/66b线路编码配置同步头，然后经64b/66b线路编码后的64 比特的信息数据进行加扰，而带信息类型的同步头中的重要比特则传送到码字 緩存/排序模块进行緩存和排序，另一同步头中的次要比特则传送到同步头緩存/ 排序模块进行緩存和排序，其余流程与第一实施方式相同，如图9所示。相应 地，在接收端需要先对信息块中的64比特信息数据进行解扰，再进行64b/66b 线路编码。本发明的第六实施方式涉及一种数据编码和发送方法，本实施方式与第一卖施古式夫致相同，其区別在子，在第一卖施方式申，发送端采用64b/66b线路 编码，而在本实施方式中，发送端采用64b/65b线路编码。也就是说，将经过 64b/65b线路编码后的信息块中的64比特信息数据和生成的指示数据类型的一 个比特(即重要比特)，作为FEC编码器的输入数据比特送入到緩存器中，等緩 存器中的数据比特构成一个FEC编码数据帧时再一并送入到FEC编码器进行编 码，并将64b/65b线路编码生成的重要比特取反后得到同步头中的次要比特，如 图IO所示。相应地，在接收端也采用64b/65b线路译码，在线路译码时根据同 步头中的重要比特判断信息数据的类型。本实施方式的流程如图11所示，将经加扰后的信息块进行64b/65b线路编 码，在线路编码过程中，根据该信息块的数据类型生成1比特的数据/控制头， 即重要比特。并将经64b/65b线路编码后的64比特信息数据和该重要比特进行 码字緩存和排序，经该重要比特送入非门取反后得到次要比特，传送到同步头 緩存/排序模块，同步头緩存/排序模块对各信息块的次要比特进行緩存和排序。 其余流程与第一实施方式相同，在此不再赘述。本实施方式中对信息块进行的 操作过程如图12所示。需要说明的是，本实施方式以采用64b/65b线路编码为例进行说明，在实际 应用中，也可以采用32b/33b线路编码，使得本实施方式可灵活实现。本发明的第七实施方式涉及一种数据编码和发送装置，包含FEC编码模 块，用于对需要传输的信息块中的信息数据和块头中M个重要比特进行FEC编 码生成校验块；发送模块，用于发送信息块和对应于该信息块的校验块。其中， 信息块块头中的各比特预先按重要性被划分为M个重要比特和N个次要比特， 每个信息块包含块头和信息数据，块头大小为M+N, M和N为整数，M>0, N >1。在本实施方式中，块头是同步头，由两个用于块同步的比特组成，其中一 个比特除用于块同步外还用于指示同一信息块中信息数据的类型，该比特为重 要比特，另一个比特为次要比特。另外，本实施方式还包含加扰模块、线路编码模块、緩存排序模块等其它模块。其中，加扰模块，用于对信息数据进行加扰；线路编码模块用于对信息数 据进行线路编码生成同步头(同步头可放置于信息的头端或尾端)，并将信息数 据和同步头中的重要比特输出到FEC编码模块，将同步头中的次要比特与该 FEC编码模块对同一信息块的处理结果一起输出到发送模块；緩存排序模块用 于对需要输入到FEC编码模块的信息进行緩存和排序。具体地说，如图13所示，线路编码模块(即图中的64b/66b线路编码器) 对经加扰后的64比特信息数据进行线路编码。线路编码器按照信息类型加上相 应的同步头(同步头可放置于信息的头端或尾端)，然后64b/66b线路编码器把 已进行线路编码的66比特的信息传送到相应的緩存/排序器中。其中，把64比 特的信息数据和生成的同步头中的重要比特传送到緩存排序模块(即图中的 FEC输入信息緩存/排序器)，对需要输入到FEC编码模块的信息进行緩存和排 序；将同步头中的另一次要比特传送到同步头緩存/排序器中。各緩存/排序器按 照一定的规则储存数据。当FEC输入信息緩存/排序器存储的数据达到FEC编码模块(即图中的FEC 编码器)所要求的信息长度65xK时，FEC输入信息緩存器把这组信息顺序传 送到FEC编码器，然后开始接收和储存新的信息块。与之相对应的是，同步头 緩存器也同时把长度为K的同步数据传送到发送模块(即图中的成帧模块和码 率调和器)，发送模块按照一定的规则把K个次要比特储存到与之相对应的信息 模块的位置。FEC编码器在接收到信息组后，按照所选定的编码规则对信息组进行编码， 生成相对应的校验字。FEC编码完成后，FEC编码器将信息组传送到FEC输出 信息数据緩存/排序器(或直接发传送给发送模块)，同时将校验字传送到校验字 緩存/排序器(FEC编码器也可以先将校验字传送到校验字64b/66b线路编码器 增加同步头，然后把已加同步头的校验字传送到校验字緩存/排序器)。FEC输出信息数据緩存/排序器和校验字緩存/排序器接收满数据后将数据传送到发送模 块，发送模块通过包含的成帧模块对需要发送的信息进行重组和成帧，通过包含的码率调和器对组成帧形式的信息进行码率调和后发送到PMA,进行发送。由于本实施方式中，只对同步头中的一个重要比特进行FEC编码，因此， 在使用相同大小的校验块情况下，能够获得更大的编码增益。而且，对用于指 示数据类型的重要比特使用FEC编码保护，更大的编码增益可以提高对数据类 型判断的正确相无率。需要说明的是，在本实施方式中64b/66b线路编码器是对加扰模块输出的加 扰结果进行线路编码的，但在实际应用中，也可以先由64b/66b线路编码器进行 线路编码，然后，加扰模块再对64b/66b线路编码器输出的结果进行加扰，再将 加扰结杲通过FEC输入信息緩存/排序后，输出到FEC编码器。另外，值得一提的是，如果信息块中信息数据的长度Y与重要比特数目M 之和小于FEC编码所需的长度Z，那么，本实施方式的发送装置中还可以包含 填充模块，用于对需要输入到FEC编码模块的信息数据与重要比特组成的序列 进行緩存，在该序列的预定位置插入Z-Y-M个预定的填充比特，使该序列的长 度增加到Z，以适应FEC编码或译码的长度是固定的但又超过信息块中重要比 特与信息数据的长度之和的情况。然后，再将该序列输出到FEC编码模块；和 过滤器，用于从FEC编码模块输出的编码结果中去除填充比特后输出到发送模 块。其中，Y、 Z为正整数。本发明的第八实施方式涉及一种数据编码和发送装置，本实施方式与第七 实施方式大致相同，其区别在于，在第七实施方式中，FEC编码器将编码后的 信息数据传送到FEC输出信息数据緩存/排序器，同时将校验字传送到校验字緩 存/排序器，FEC输出信息数据緩存/排序器接收满数据后再将数据传送到发送模 块。而在本实施方式中，由FEC输入信息数据緩存/排序器在存储的数据达到FEC 编码器所要求的信息长度65 x K时,将这组信息顺序传送到FEC编码器的同时，也将这组信息顺序传送到发送模块等待成帧。因此，本实施方式的装置结构如图14所示。与第七实施方式的装置相较而言，本实施方式的装置更为简单。本发明的第九实施方式涉及一种数据编码和发送装置，本实施方式与第七 实施方式大致相同，其区别在于，在第七实施方式中，线路编码模块为64b/66b 线路编码器，而在本实施方式中，线路编码模块为64b/65b线路编码器。因此， 该线路编码模块用于对信息数据进行线路编码生成同步头中的重要比特，将信 息数据和同步头中的重要比特输出到FEC编码模块。另外，本实施方式中还包 含取反模块，用于对64b/65b线路编码器输出的同步头中的重要比特进行取反操 作，取反操作的结果与FEC编码模块对同一信息块的处理结果一起输出到发送 模块。具体地说，如图15所示，64b/65b线路编码器对经加4t后的64比特信息数 据进行线路编码。64b/65b线路编码器会根据信息类型生成1比特的数据/控制头 (即携带数据类型信息的重要比特)，并将该重要比特传送到FEC输入緩存/排 序器。然后将此重要比特送入非门后，再传送到同步头緩存/排序器。64b/66b线 路编码器同样需要将线路编码后的64比特的信息数据和一个重要比特传送到 FEC输入信息緩存/排序器。其余装置与第七实施方式完全相同，在此不再赘述。本发明的第十实施方式涉及一种数据编码和发送装置，本实施方式与第九 实施方式大致相同，其区别在于，在第九实施方式中，FEC编码器将编码后的 信息数据传送到FEC输出信息数据緩存/排序器，同时将才t验字传送到校验字緩 存/排序器，FEC输出信息数据緩存/排序器接收满数据后再将数据传送到发送模 块。而在本实施方式中，由FEC输入信息数据緩存/排序器在存储的数据达到FEC 编码器所要求的信息长度65 x K时，将这组信息顺序传送到FEC编码器的同时， 也将这组信息顺序传送到发送模块等待成帧。因此，本实施方式的装置结构如 图16所示。本发明的第十一实施方式涉及一种数据译码和接收装置，包含接收模块，用于接收信息块及对应于该信息块的校验块；FEC译码模块，用于对接收到的信息块中的信息数据和块头中M个重要比特使用校验块进行FEC译码，该信息 块块头中N个次要比特不参与该FEC译码。其中，信息块块头中的各比特预先 按重要性被划分为M个重要比特和N个次要比特，每个信息块包含块头和信息 数据，块头大小为M+N， M和N为整数，M>0， N>1。在本实施方式中，块 头是同步头，由两个用于块同步的比特组成，其中一个比特除用于块同步外还 用于指示同一信息块中信息数据的类型，该比特为重要比特，另一个比特为次 要比特。另外，本实施方式还包含译码模块和解扰模块等其它模块。具体地说，如图17所示，接收模块中通过包含的同步器接收信息块及对应 于该信息块的校验块，该同步器用于对收到的信息根据信息块的同步头进行块 同步，根据块同步的结果获取信息块及对应于该信息块的校验块。然后，接收 模块将接收到的信息块及对应于该信息块的校验块传送给FEC译码模块。FEC 译码模块对信息块中的信息数据和块头中携带数量类型信息的重要比特进行译 码，将译码后的结果传送给线路译码模块，即图中的64b/66b线路译码器。64b/66b 线路译码器用于对同步头中次要比特连同FEC译码模块输出的信息块的信息数 据和同步头中的重要比特进行线路译码，线路译码时根据同步头中的重要比特 判断信息数据的类型。其中，64b/66b线路译码器通过接收模块将该次要比特直接传送给本线路译 码器，获得该次要比特，或者，本装置中包含变换模块，用于对FEC译码模块 输出的重要比特进行取反，将取反的结果作为次要比特输出到64b/66b线路译码 器，使得该64b/66b线路译码器获得该次要比特。然后，64b/66b线路译码器将线路译码后的结果输出到解扰模块，由解扰模 块对信息数据进行解扰。需要说明的是，在本实施方式中解扰模块是对64b/66b线路译码器输出的信 息进行解扰的，但在实际应用中，根据在发送端中的对信息块的线路编码和加扰的先后顺序，也可以由解扰模块先对FEC译码模块输出的信息数据进行解扰， 再将解扰结果输出到64b/66b线路译码器，由64b/66b线路译码器进行线路译码。另外，值得一提的是，如果信息块中信息数据的长度Y与重要比特数目M 之和小于FEC译码所需的长度Z，那么，本装置还包含填充模块，用于对需要 输入到FEC编码模块的信息数据与重要比特组成的序列进行緩存，在该序列的 预定位置插入Z-Y-M个预定的填充比特，使该序列的长度增加到Z，将该序列 输出到FEC译码模块进4恃码；和过滤器，用于从FEC译码模块输出的译码结 果中去除填充比特。其中，Y、 Z为正整数。本发明的第十二实施方式涉及一种数据译码和接收装置，本实施方式与第 十一实施方式大致相同，其区别在于，在第十一实施方式中，线路译码模块为 64b/66b线路译码器，而在本实施方式中，线路译码模块为64b/65b线路译码器。 因此，该线路译码模块用于对FEC译码模块输出的信息块的信息数据和同步头 中的重要比特进行线路译码，线路译码时根据同步头中的重要比特判断信息数 据的类型。综上所述，在本发明的实施方式中，对信息块的块头中次要的比特不进 行FEC编码，因为使用相同大小的校验块保护较少的重要信息比特，所以 FEC编码可以得到更高的编码增益，降低了重要信息比特的错误概率。与现 有技术相比，本发明的设计方案在实现复杂度没有增加的情况下，能够获得 更大的编码增益，从而可以增大10GEPON系统的功率预算。块头可以是同步头，将用于指示数据类型的比特作为重要比特通过FEC 编码保护，将仅用于块同步的比特作为次要比特不参与FEC编码和译码。因 为块同步在纠错译码之前进行，所以仅用于块同步的比特不参与FEC编码和 译码不会影响系统性能，但可以有效减少需要通地FEC编码保护的信息量， 在使用相同大小的校验块情况下，能够获得更大的编码增益。因为对用于指 示数据类型的比特使用FEC编码保护，更大的编码增益可以提高对数据类型判断的正确概車。可以通过类似64b/66b或32b/34b的线路编码生成同步头的全部比特， 也可以进行类似64b/65b或32b/33b的线路编码后对指示数据类型的比特取 反得到同步头中的另一比特，为本发明提供了灵活实现方式。通过对信息数据的加扰，可以在最大程度上保证所传送信息有足够的切 换，便于时钟恢复。在信息块中重要比特与信息数据的长度之和不足FEC编码或译码所需 要的长度时，可以先填充所缺数目的预定义的填充比特，如全O或全l,补 足所需长度后再进行FEC编码或译码。这样可以适应FEC编码或译码的长 度是固定的但又超过信息块中重要比特与信息数据的长度之和的情况。因为 需要保护的比特数比特少，新增的填充比特是预先知道的，实际上增强了校 验信息与需要保护的信息之间的约束关系，所以相同大小的校验信息量会产 生更高的编码增益。在FEC编码或译码之后，可以在编码或译结果中去除填充比特，从而减 少填充比特在其它处理环节不必要的传输。虽然通过参照本发明的某些优选实施方式，已经对本发明进行了图示和 描述，但本领域的普通技术人员应该明白，可以在形式上和细节上对其作各 种改变，而不偏离本发明的精神和范围。
权利要求
1. 一种数据编码和发送方法，其特征在于，预先将信息块块头中的各比特按重要性划分为M个重要比特和N个次要比特，其中每个信息块包含块头和信息数据，块头大小为M+N，M和N为整数，M≥0，N≥1；对需要传输的信息块中的信息数据和块头中M个重要比特进行前向纠错编码生成校验块，该信息块块头中N个次要比特不参与该前向纠错编码；发送所述信息块和对应于该信息块的校验块。
2. 根据权利要求1所述的数据编码和发送方法，其特征在于，所述块 头是同步头，由两个用于块同步的比特组成，其中一个比特除用于块同步外 还用于指示同一信息块中信息数据的类型，该比特为所述重要比特，另一个 比特为所述次要比特。
3. 根据权利要求2所述的数据编码和发送方法，其特征在于，在进行 所述前向纠错编码之前还包含以下步骤对所述信息数据进行线路编码生成所述同步头中所有比特。
4. 根据权利要求3所述的数据编码和发送方法，其特征在于，所述线 路编码是64b/66b编码或32b/34b编码。
5. 根据权利要求2所述的数据编码和发送方法，其特征在于，在进行 所述前向纠错编码之前还包含以下步骤对所述信息数据进行线路编码生成所述同步头中的重要比特，通过对重 要比特进行预定运算得到该同步头中的次要比特。
6. 根据权利要求5所述的数据编码和发送方法，其特征在于，所述预 定运算是取反。
7. 根据权利要求5所述的数据编码和发送方法，其特征在于，所述线政^鸡是64b/65b M^乌A 32W33b编码。
8. 根据权利要求3至7中任一项所述的数据编码和发送方法，其特征 在于，在进4亍所述线路编码之前，或所述线路编码与所述前向纠错编码之间， 还包含以下步骤对所述信息数据进行加扰。
9. 根据权利要求8所述的数据编码和发送方法，其特征在于，被加扰 的所述信息数据是以太网数据帧；在所述前向纠错编码的步骤之后，所述发送的步骤之前，还包含以下步骤对所述信息块和对应于该信息块的校验块进行重组和成帧； 以帧的形式发送所述信息块和对应于该信息块的校验块。
10. 根据权利要求l至7中任一项所述的数据编码和发送方法，其特征 在于，如果所述信息块中信息数据的长度Y与重要比特数目M之和小于所 述前向纠错编码所需的长度Z,还包含以下步骤在所述信息数据与重要比特组成的序列的基础上，在该序列的预定位置 插入Z-Y-M个预定的填充比特，使该序列的长度增加到Z，对该序列进行 所述前向纠错编码，该前向纠错编码产生的编码结果包括该序列及对应于该 序列的校验块；进行所述前向纠错编码之后，从编码结果中去除所述预定的填充比特； 其中，Y、 Z为正整数。
11. 根据权利要求10所述的数据编码和发送方法，其特征在于，所述 填充比特全为0或全为1。
12. —种数据接收和译码方法，其特征在于，预先将信息块块头中的各 比特按重要性划分为M个重要比特和N个次要比特，其中每个信息块包含块头和信息数据，块头大小为M+N， M和N为整数，M>0, N>1;接收信息块及对应于该信息块的校验块；对接收到的所述信息块中的信 息数据和块头中M个重要比特使用所述校验块进行前向纠错译码，该信息 块块头中N个次要比特不参与该前向纠错译码。
13. 根据权利要求12所述的数据接收和译码方法，其特征在于，所述 块头是同步头，由两个用于块同步的比特组成，其中一个比特除用于块同步 外还用于指示同一信息块中信息数据的类型，该比特为所述重要比特，另一 个比特为所述次要比特；所述接收信息块及对应于该信息块的校验块的步骤包含以下子步骤对收到的信息根据信息块的同步头进行块同步；根据块同步的结果获取所述信息块及对应于该信息块的校验块。
14. 根据权利要求13所述的数据接收和译码方法，其特征在于，进行 所述前向纠错译码后还包含以下步骤对所述同步头中次要比特连同所述前向纠错译码所得的信息块的信息 数据和同步头中的重要比特进行线路译码，线路译码时根据所述同步头中的重要比特判断所述信息数据的类型。
15. 根据权利要求14所述的数据接收和译码方法，其特征在于，参加 所述线路译码的所述次要比特是进行所述接收时得到的同步头中的次要比 特，或者是根据前向纠错译码后得到的所述重要比特经预定变换得到的变换 结杲。
16. 根据权利要求13所述的数据接收和译码方法，其特征在于，进行 所述前向纠错译码后还包含以下步骤对所述前向纠错译码所得的信息块的信息数据和同步头中的重要比特 进行线路译码，线路译码时根据所述同步头中的重要比特判断所述信息数据的类型。
17. 根据权利要求14至16中任一项所述的数据接收和译码方法，其特 征在于，在进行所述线路译码之后，或者所述前向纠错译码和所述线路译码 之间，还包含以下步骤对所述信息数据进行解扰。
18. 根据权利要求12至16中任一项所迷的数据接收和译码方法，其特 征在于，如果所述信息块中信息数据的长度Y与重要比特数目M之和小于 所述前向纠错译码所需的长度Z，还包含以下步骤在所述信息数据与重要比特组成的序列的基础上，在该序列的预定位置 插入Z-Y-M个预定的填充比特，使该序列的长度增加到Z,对该序列使用 所述校验块进行所述前向纠错译码，再从译码结果中去除所述填充比特；其中，Y、 Z为正整数。
19. 一种数据编码和发送装置，其特征在于，包含前向纠错编码模块，用于对需要传输的信息块中的信息数据和块头中M 个重要比特进行前向纠错编码生成校验块；发送模块，用于发送所述信息块和对应于该信息块的校验块；其中，所述信息块块头中的各比特预先按重要性被划分为M个重要比 特和N个次要比特，每个信息块包含块头和信息数据，块头大小为M+N， M和N为整数，M>0, N> 1。
20. 根据权利要求19所述的数据编码和发送装置，其特征在于，所述 块头是同步头，由两个用于块同步的比特组成，其中一个比特除用于块同步 外还用于指示同一信息块中信息数据的类型，该比特为所述重要比特，另一 个比特为所述次要比特。
21. 根据权利要求20所述的数据编码和发送装置，其特征在于，还包含第一线路编码模块，用于对所述信息数据进行线路编码生成所述同步头 中所有比特，将所述信息数据和同步头中的重要比特输出到所述前向纠错编码模块，将所述同步头中的次要比特与所述前向纠错编码模块对同一信息块 的处理结果一起输出到所述发送模块。
22. 根据权利要求20所述的数据编码和发送装置，其特征在于，还包含第二线路编码模块，用于对所述信息数据进行线路编码生成所述同步头 中的重要比特，将所述信息数据和同步头中的重要比特输出到所述前向纠错 编码模块；取反模块，用于对所述第二线路编码模块输出的同步头中的重要比特进 行取反操作，取反搮作的结果与所述前向纠错编码模块对同 一信息块的处理 结果一起输出到所述发送模块。
23. 根据权利要求21或22所述的数据编码和发送装置，其特征在于， 还包含加扰模块，用于对信息数据进行加扰；所述加扰模块的加扰结果输出到所述第一或第二线路编码模块，或者，所述加扰模块对所述第一或第二线路模块输出的信息数据进行加扰，再 将加扰结果输出到所述前向纠错编码模块。
24. 根据权利要求19至22中任一项所述的数据编码和发送装置，其特 征在于，如果所述信息块中信息数据的长度Y与重要比特数目M之和小于 所述前向纠错编码所需的长度Z,所述装置还包含填充模块，对需要输入到所述前向纠错编码模块的所述信息数据与重要 比特组成的序列进行緩存，在该序列的预定位置插入Z-Y-M个预定的填充比特，使该序列的长度增加到Z，再将该序列输出到所述前向纠错编码模块；过滤器，用于从所述前向纠错编码模块输出的编码结杲中去除所述填充 比特后输出到所述发送模块；其中，Y、 Z为正整数。
25. 根据权利要求19至22中任一项所述的数据编码和发送装置，其特 征在于，所述发送模块包含成帧模块，用于对需要发送的信息进行重组和成帧； 码率调和器，用于对组成帧形式的信息进行码率调和后发送。
26. —种数据译码和接收装置，其特征在于，包含接收模块，用于接收信息块及对应于该信息块的校验块；前向纠错译码模块，用于对接收到的所述信息块中的信息数据和块头中 M个重要比特使用所述校验块进行前向纠错译码，该信息块块头中N个次 要比特不参与该前向纠错译码；其中，所述信息块块头中的各比特预先按重要性被划分为M个重要比 特和N个次要比特，每个信息块包含块头和信息数据，块头大小为M+N， M和N为整数，M>0， N>1。
27. 根据权利要求26所述的数据译码和接收装置，其特征在于，所述 块头是同步头，由两个用于块同步的比特组成，其中一个比特除用于块同步 外还用于指示同一信息块中信息数据的类型，该比特为所述重要比特，另一 个比特为所述次要比特；所述接收模块中包含同步器，用于对收到的信息根据信息块的同步头进行块同步，根据块同 步的结果获取所述信息块及对应于该信息块的校验块。
28. 根据权利要求27所迷的数据译码和接收装置，其特征在于，还包含第 一线路译码模块，用于对所述同步头中次要比特连同所述前向纠错译 码模块输出的信息块的信息数据和同步头中的重要比特进行线路译码，线路译码时根据所述同步头中的重要比特判断所述信息数据的类型。
29. 根据权利要求28所述的数据译码和接收装置，其特征在于，所述 接收模块将所述同步头中次要比特输出到所述第一线路译码模块，或者，所述装置还包含变换模块，用于对所述前向纠错译码模块输出的所述重 要比特进行预定变换，将变换结果作为所述次要比特输出到所述第一线路译 码模块。
30. 根据权利要求26所述的数据译码和接收装置，其特征在于，还包含第二线路译码模块，用于对所述前向纠错译码模块输出的信息块的信息 数据和同步头中的重要比特进行线路译码，线路译码时根据所述同步头中的 重要比特判断所述信息数据的类型。
31. 根据权利要求28至30中任一项所述的数据译码和接收装置，其特 征在于，还包含解扰模块，用于对所述信息数据进行解扰；所迷解扰模块对所述第一或第二线路译码模块输出的信息数据进行解 扰，或者，所述解扰模块对所述前向纠错译码模块输出的信息数据进行解扰， 再将解扰结果输出到所述线路译码模块。
32. 根据权利要求26至30中任一项所述的数据译码和接收装置，其特 征在于，如果所述信息块中信息数据的长度Y与重要比特数目M之和小于 所述前向纠错译码所需的长度Z，所迷装置还包含填充模块，用于对需要输入到所述前向纠错编码模块的所述信息数据与重要比转组成^庠lll速弁鍰在，在^庠别^蓣之妆置接入Z-Y-M冬领之^j 填充比特，使该序列的长度增加到Z,将该序列输出到所述前向纠错译码模块；过滤器，用于从所述前向纠错译码模块输出的译码结果中去除所述填充 比特；其中，Y、 Z为正整数。
全文摘要
本发明涉及通信领域，公开了一种数据编译码和收发方法及装置，使得在相同的传输开销下可以提高前向纠错编码的编码增益。本发明中，对信息块的块头中次要比特不进行前向纠错编码。块头可以是同步头，将用于指示数据类型的比特作为重要比特通过前向纠错编码保护，将仅用于块同步的比特作为次要比特不参与前向纠错编码和译码。在缓存的数据不足时，通过在缓存中填入填充块，可以及时触发前向纠错编码操作的执行，在前向纠错编码之后，从编码结果中去除填充块，可以避免传输不需要的数据。
文档编号H03M13/25GK101267210SQ200710088080
公开日2008年9月17日 申请日期2007年3月12日 优先权日2007年3月12日
发明者封东宁, 梁伟光, 耿东玉 申请人:华为技术有限公司