专利名称：半导体器件的制作方法
技术领域：
本发明涉及半导体器件，更为确切地说，涉及包括有根据彼此相互异步的信号进行操作的保持电路的半导体器件。
背景技术：
根据彼此相互异步的多个信号来进行操作的逻辑电路无法保证符合与彼此相关的信号有关的逻辑电路的建立时间或保持时间的规范要求。因此，根据这些异步信号来操作的逻辑电路不可避免地进入其中输出值不能确定的亚稳态。
下面以锁存电路为例来讲述亚稳态。图3为锁存电路11的电路图。例如，锁存电路11可以是用于将存储单元的操作状态存储在DRAM中的一种电路。具体地说，锁存电路11根据输入信号将刷新状态或读取/写入状态存储起来。处理器12根据锁存电路11的输出来控制存储单元的操作状态。
锁存电路11包括设置引脚S、重置引脚R和输出引脚Q。图4为锁存电路11的操作时序图。如图4所示，在高电平的刷新信号被输入到重置引脚R之后，锁存电路11保持刷新状态，直到低电平的R/W信号被输入到设置引脚R。另一方面，在低电平的R/W信号被输入到设置引脚R之后，锁存电路11保持读/写状态，直到高电平的刷新信号被输入到重置引脚R。
如果这些彼此相关的变动的R/W和刷新信号无法满足建立时间或保持时间的规范要求，则在保持部件13中保持的值将不固定在高电平或低电平。这种情况会在例如当这些信号被同时输入到设置引脚S和重置引脚R时发生，并且结果，由保持部件13所保持的值被稳定在中间电压(即，图4中的时序t3至t5)。
锁存电路11保持中间电压而使得不确定状态被传送到下一级电路的状态被称为亚稳态(即，图4中的时序t5至t6)。尽管亚稳态在经过一段时间之后转变为高电平或低电平状态，但是时间长度无法预测。亚稳态不可避免地出现在用于根据彼此相互异步的信号来确定要保持的值的电路中。
用于防止亚稳态的各种方法被提了出来。一个示例性方法预测了当输出变得不稳定时的时间，并且将输入到处理器的时钟增加某一延迟，其中所述处理器与出现亚稳态的电路相连。该方法利用了当由于亚稳态而使电路输出不稳定时的时段只是暂时的这一事实。另一个示例性方法基于多个锁存电路的多数决定法防止了亚稳态，其公开在日本未核专利公开第2000-261310号中(下面称之为现有技术1)。
图5示出了根据现有技术1的逻辑LSI 100。逻辑LSI 100是与系统时钟SCK同步操作并且接收相对于系统时钟SCK异步变化的输入信号AsnycIn的半导体器件。从而，在逻辑LSI 100中可能出现亚稳态。
作为对亚稳态的措施，逻辑LSI 100包括分别具有不同延迟时间的延迟电路101a至101n，以及用于与系统时钟SCK同步地存储异步信号AsyncIn的触发器102a至102n。触发器102a至102n分别与相应的延迟电路101a至101n相连接。异步信号AsyncIn经由相应的延迟电路101a至101n被输入到触发器102a至102n。因此，被输入到触发器102a至102n的异步信号AsyncIn被所连接的延迟电路所延迟，使得被输入到每一个触发器的系统时钟SCK和异步信号AsyncIn具有彼此不同的时序。
触发器102a至102n的输出被输入到比较器103。比较器103基于多数法则从触发器102a至102n的输出中选择多数的逻辑值，并且输出该多数逻辑值。处理器104根据比较器103的输出进行操作。
在现有技术1的逻辑LSI 100中，具有不同延迟时间的输入信号被多个触发器所锁存，并且逻辑值是由多数法则所确定的。因此，甚至当在某些触发器中出现亚稳态时，与亚稳态有关的误差没有被发送到处理器104，这是因为多数逻辑值是通过多数法则使用其他触发器的输出值所确定的。
不过，现有技术1的逻辑LSI 100需要包括多个延迟电路、多个触发器以及比较器，从而造成了电路规模增加。此外，由于延迟电路，直到信号被发送到处理器时为止的延迟时间增加了。直到信号被发送到处理器时为止的延迟时间越长，则响应于输入信号而开始执行操作所需的时间也更长。因此，如果指定了从信号的输入到对应于该输入信号的操作结束的时间段，则有时无法满足该规范要求。例如，为存储器指定了从读取指令的输入到数据的输出之间的时间段，则太长的内部信号延迟时间将无法满足对从指令输入到数据输出之间的时间段的规范要求。
发明内容
根据本发明的一个方面，提出了一种半导体器件，包括第一逻辑电路，基于第一电源和第二电源操作；以及第二逻辑电路，基于第一电源和从第二电源升压的第三电源操作，其中第二逻辑电路包括保持部件，用于保持根据彼此异步操作的第一信号和第二信号生成的值。
根据本发明的另一个方面，提出了一种半导体器件，包括状态保持电路，根据第一信号和相对于第一信号异步操作的第二信号进行操作；以及处理器，根据第一信号和状态保持电路的输出进行操作，其中状态保持电路包括保持部件，用于保持根据第一信号和第二信号生成的值，并且该保持部件是由在导通状态下与处理器的晶体管相比具有较小电阻的晶体管组成的，所述处理器用于接收状态保持电路的输出。
根据本发明的又一个方面，提出了一种半导体器件，包括升压器，基于第一电源和第二电源操作，并且生成从第二电源升压的第三电源；以及第二逻辑电路，基于第一电源和第三电源操作，其中第二逻辑电路包括第一电路，其根据彼此异步输入的第一信号和第二信号操作；以及保持部件，其保持第一电路的输出。
本发明的半导体器件提供比提供到其他电路的电压更高的电源电压，或者在保持部件中使用导通状态下具有低电阻(高电流能力)的晶体管，来保持由彼此异步操作的第一信号和第二信号生成的值。这减少了当保持部件保持某一值而导致亚稳态时将保持的值稳定到高电平或低电平所需的时间。具体地说，当亚稳态只是轻微地变动到高电平或低电平时，该器件允许较大的电流流过，从而在短时间内将保持在保持部件中的值稳定在高电平或低电平。此外，本发明的半导体器件消除了添加延迟电路等的需要，从而不会增加电路尺寸。
下面参考附图来进行讲述，将使本发明的上述和其他目的、优势和特征更加清楚，其中图1示出了根据本发明的第一实施例的半导体器件的电路图；图2示出了根据本发明的第一实施例的锁存电路的时序图；图3示出了根据现有技术的半导体器件的电路图；图4示出了根据现有技术的锁存电路的时序图；以及图5示出了根据现有技术的半导体器件的框图。
具体实施例方式
下面参考解释性实施例来讲述本发明。本领域的普通技术人员都知道，使用本发明的讲解可以实现许多可选实施例。并且本发明并不限于用于解释性目的的实施例。
第一实施例下面参考附图来讲述本发明的示范实施例。图1示出了根据本发明的第一实施例的半导体器件1的框图。该实施例的半导体器件1可以是诸如DRAM(动态随机存取存储器)等存储器，其根据彼此异步操作的两个信号来确定操作状态。在DRAM中，内部生成的刷新信号和从外部发送来的R/W(读/写)信号彼此异步操作，并且存储单元的状态根据这两个信号被设置为读/写状态或刷新状态。DRAM使用锁存电路将状态设置为这两种状态之一。刷新信号和R/W信号分别被提供给锁存电路的不同输入端，读/写和刷新状态的任何一个都是根据锁存电路的输出而确定的。
如图1所示，半导体器件1包括状态保持电路(例如，第二逻辑电路或锁存电路)2、处理器(例如，第一逻辑电路)3以及升压器5。锁存电路2是根据彼此异步操作的第一信号(例如，R/W信号)和第二信号(例如，刷新信号)来保持预定状态的非处理电路。锁存电路2根据第一电源(例如，地电压VSS)和第三电源(例如，升压电压Vboot)来操作，其中所述第三电源是通过对提供给半导体器件内部的半导体器件1的第二电源(例如，电源电压VDD)进行升压来生成的。升压器5根据电源电压VDD和地电压VSS来操作，从而生成从电源电压VDD提升的升压电压Vboot。可以使用电荷泵等来作为升压器5。
处理器3通过与刷新信号同步地接收锁存电路2的输出来操作，并且它根据锁存电路2的输出来控制存储单元。处理器3基于地电压VSS和电源电压VDD进行操作。电源电压VDD可以是大约1.8V，并且升压电压Vboot可以是大约4.0V。处理器3包括外围电路和接收器电路等。
下面来详细讲述锁存电路2。锁存电路2包括由PMOS晶体管P1和NMOS晶体管N1组成的第一电路，以及保持部件4。PMOS晶体管P1通过其栅极接收R/W信号。NMOS晶体管N1通过其栅极接收刷新信号。PMOS晶体管P1和NMOS晶体管N1在地电压VSS和升压电压Vboot之间串联连接。PMOS晶体管P1和NMOS晶体管N1的漏极在节点A彼此相连，保持部件4也连接到该节点。因此，保持部件4保持了节点A处的电压。
保持部件4包括反相器INV1和INV2。反相器INV1的输入连接到节点A，并且反相器INV1的输出用作锁存电路2的输出Q。此外，反相器INV1的输出与反相器INV2的输入相连。反相器INV2的输出与反相器INV1的输入相连。反相器INV1和INV2利用地电压VSS和升压电压Vboot作为电源操作。
优选情况下，例如，甚至在当将地电压VSS和升压电压Vboot用作电源的情况下，组成锁存电路2的晶体管也具有能够防止击穿的耐压。此外，组成锁存电路2的晶体管与处理器3中使用的晶体管相比，在导通状态下具有较低的电阻(较高的电流能力)。例如，即使锁存电路2的每一个晶体管与对保持部件4的输出进行接收的处理器3的晶体管是相同的元件，当将地电压VSS和升压电压Vboot用作电源时，施加到每一个晶体管的栅极的电压增加了，且因此在导通状态下每一个晶体管的电阻下降。此外，当将地电压VSS和升压电压Vboot作为电源时，每一个晶体管的源极和漏极之间的电压增加了，从而流经源极和漏极之间的电流量相应地增加了。此外，通过使用MTMOS(多阈值MOS)和能够改变阈值的VTMOS(可变阈值MOS)等，甚至在将地电压VSS和升压电压Vboot作为电源的情况下，在导通状态下的每一个电阻器的电阻可以比较低，其中所述MTMOS具有多个阈值电压，并且其特征在于在导通状态下具有较低电阻以及在非导通状态下具有较低漏电流。另外，在使用MOS晶体管的情况下，通常可以通过增加晶体管的栅极宽度W来减少在导通状态下的电阻。
图2示出了表示锁存电路2的操作的时序图的例子。下面参考图2来讲述锁存电路2的操作。当将高电平刷新信号输入到重置引脚R时，锁存电路2将输出引脚Q的输出保持在刷新状态，直到低电平R/W信号被输入到设置引脚S时为止。另一方面，当将低电平R/W信号输入到设置引脚S时，锁存电路2将输出引脚Q的输出保持在R/W状态，直到高电平刷新信号被输入到重置引脚R时为止。
在图2的时序中，当刷新信号在时刻t1变为高电平后，输出引脚Q被保持在刷新状态，直到R/W信号在时刻t2变为低电平时为止。当R/W信号在时刻t2变为低电平后，输出引脚Q被保持在R/W状态，直到R/W信号或刷新信号在时刻t3改变为止。
对于锁存电路2，指定了建立时间(建立)和保持时间(保持)。建立时间是这样的时段，期间一个信号应该在另一个信号改变之前保持一个值。保持时间是这样的时段，期间一个信号应该在另一个信号改变之后保持一个值。如果不满足建立时间或保持时间的规范要求，则会出现亚稳态。该实施例的建立时间或保持时间的每一个的规范要求可以是例如1ns。在图2的时序中，建立时间被规定为从时刻t2’至时刻t2之间的时段，并且保持时间被规定为从时刻t2至时刻t2”之间的时段。
在该实施例中，由于R/W信号和刷新信号彼此异步地操作，因此存在建立时间或保持时间的规范不能被满足的可能性。下面讲述这种情况下的操作。
当R/W信号的下降沿和刷新信号的上升沿在时刻t3同时出现时，PMOS晶体管P1和NMOS晶体管N1都变为导通，从而节点A的电压变为地电压VSS和升压电压Vboot之间的中间电压。在这种状态下，保持部件4保持中间电压。之后，当R/W信号在时刻t4变为高电平时，PMOS晶体管P1变为非导通。此外，当刷新信号在时刻t5变为低电平时，NMOS晶体管N1变为非导通。如果时刻t5和时刻t4之间的时间差比保持时间短，则节点A的状态仍然处于中间电压，而不会稳定在高电平或低电平。结果，在时刻t5和t6之间的时段期间，锁存电路2输出保持中间电压的亚稳态。中间电压及时稳定在高电平或低电平。
由于该实施例的锁存电路使用了具有较高电流能力的晶体管，因此直到节点A的电压变为中间电压(例如，Vboot/2)之后被稳定在高电平或低电平为止的时段比现有技术的锁存电路中的该时段短。具体地说，由于晶体管具有较高电流能力，因此当节点A的电压只是轻微偏离中间电压时，该轻微的改变使大量的电流流入节点A。从而，该实施例的锁存电路实现了从亚稳态的及时恢复。
如前所述，该实施例的锁存电路减少了输出为未确定的亚稳态的时段。从而，在不像现有技术中那样将延迟电路连接到锁存电路的输入或输出的情况下，防止了在后续阶段将亚稳态传送到处理器。尽管由于晶体管的电流能力随着电源电压的下降而下降，从而在现有技术的锁存电路中从亚稳态恢复的时间是大约20至30ns，但是在例如该实施例的锁存电路中该时间短到大约1ns。在DRAM中，刷新操作或读/写操作所需的时间为大约20至30ns。因此，大约1ns的亚稳态不会影响实际的操作。
此外，该实施例使用升压电压Vboot来作为锁存电路2的电源。升压电压Vboot是被提供给例如存储单元的电压。因此，升压电压Vboot是在半导体器件内部生成的并且用于其他模块的已经存在的电压。因此，不需要为锁存电路2的操作添加其他电路，从而不会增加电路尺寸。
本发明并不限于上述实施例，并且只要不偏离本发明的主旨和保护范围，可以对其进行适当修订。例如，在锁存电路中所使用的晶体管并不必需是在上述实施例中所讲述的晶体管，只要其电流能力比处理器中所使用的晶体管的电流能力高就可以了。
很明显，本发明并不限于上述实施例。只要不偏离本发明的主旨和范围，可以对其进行修订和更改。
权利要求
1.一种半导体器件，包括第一逻辑电路，其基于第一电源和第二电源操作；以及第二逻辑电路，其基于第一电源和由第二电源进行升压的第三电源操作，第二逻辑电路包括保持部件，用于保持根据彼此异步操作的第一信号和第二信号生成的值。
2.如权利要求1所述的半导体器件，其中第二逻辑电路是锁存电路，用于保持根据第一信号和第二信号生成的值。
3.如权利要求1所述的半导体器件，其中在第一信号的逻辑值改变之后，第二逻辑电路保持第一状态一段时间，直到第二信号的逻辑值改变为止，并且在第二信号的逻辑值改变之后保持第二状态一段时间，直到第一信号的逻辑值改变为止。
4.如权利要求1所述的半导体器件，其中第三电源是在半导体器件内生成的，并且将电压提供给除了第二逻辑电路之外的电路。
5.一种半导体器件，包括状态保持电路，其根据第一信号和相对于第一信号异步操作的第二信号进行操作，状态保持电路包括保持部件，其用于保持根据第一信号和第二信号生成的值；以及处理器，其根据第一信号和状态保持电路的输出进行操作，其中保持部件是由与处理器的晶体管相比在导通状态下具有较小电阻的晶体管组成的，其中所述处理器用于接收状态保持电路的输出。
6.如权利要求5所述的半导体器件，其中保持部件使用的晶体管接收根据提供给半导体器件的第一电源生成的升压电压。
7.如权利要求5所述的半导体器件，其中保持部件使用的晶体管与处理器的晶体管相比具有较低的阈值电压，其中所述处理器用于接收状态保持电路的输出。
8.如权利要求5所述的半导体器件，其中保持部件使用的晶体管具有多个阈值电压。
9.如权利要求5所述的半导体器件，其中保持部件使用的晶体管具有可变阈值电压。
全文摘要
提出了一种半导体器件，包括第一逻辑电路，基于第一电源和第二电源操作；以及第二逻辑电路，基于第一电源和由第二电源进行升压的第三电源操作。第二逻辑电路包括保持部件，用于保持根据彼此异步操作的第一信号和第二信号生成的值。
文档编号H03K19/20GK101047384SQ200710088138
公开日2007年10月3日 申请日期2007年3月20日 优先权日2006年3月20日
发明者高桥弘行 申请人:恩益禧电子股份有限公司