专利名称：延迟闭锁电路的制作方法
技术领域：
本实用新型是一种闭锁电路，特别是指一种具有延迟功能的闭锁电路，以 提高闭锁电路的抗干扰性。
背景技术：
请参照图1,所示为现有闭锁电路之实施电路图示，由图1可知，现有闭
锁电路包括PNP晶体管Ql组成的触发电路、二个NPN晶体管Q2和Q3组成的闭 锁电路。当触发电路没有输入低电平信号时，Ql、 Q2、 Q3都是0ff状态，当触 发电路输入低电平信号时，先让Q1导通，随后Q1信号输至Q2、 Q3, Q2导通后 将维持Q1持续导通，此时，若触发电路输入的低电平信号消失，则Q1、 Q2、 Q3 依然导通，闭锁信号依然可维持。上述闭锁电路的缺点是，当有一噪声传至Ql 或Q2时，容易产生误动作情形，造成闭锁电路容易被干扰；同时，上述闭锁电 路无法于触发信号输入时产生延迟闭锁功能。
为改良图1所示现有技术的诸多缺失，请参照图2,所示为另一种现有闭 锁电路之实施电路图示，由图2可知，组成闭锁电路的二个NPN晶体管Q2和Q3 的基极连接一电容至地，该电容与NPN晶体管Q2、 Q3的基极电阻组成延迟电路， 可以产生延迟闭锁功能。但是，由于二个NPN晶体管Q2、 Q3需较大的驱动电流， 所以基极电阻不可太小，导致延长闭锁时间不足，仍无法克服容易受干扰与无 法产生延迟闭锁功能的缺点。
为克服上述现有技术的缺点，发明人提供本实用新型发明。将提供一种具 有延迟闭锁功能及抗干扰性强的闭锁电路。
发明内容本实用新型的发明目的在于针对前述现状，提供一种具有延迟闭锁功能 的闭锁电路，并可有效地提高延迟闭锁电路的抗干扰性。
本实用新型的目的通过以下技术解决方案来实现
一种延迟闭锁电路，包括 一触发电路，由一 PNP电晶体电路构成，在输 入低电平触发信号时，输出一触发信号至闭锁电路； 一闭锁电路，用以产生闭 锁信号，由二个N-FET晶体管构成，所述二个N-FET晶体管的基极均通过一基 极电阻与触发电路连接； 一延迟电路，用以产生延迟闭锁信号。 本实用新型的目的还可以通过以下技术解决方案来进一步实现 前述的延迟闭锁电路，所述延迟电路为一电容， 一端连接至所述二个N-FET 晶体管的基极，另一端接地。
前述的延迟闭锁电路，所述延迟电路为一电容与一电阻并联组成，其一端连 接至所述二个N-FET晶体管的基极，另一端接地。
前述的延迟闭锁电路，在所述PNP电晶体的基极增加一电容。 本实用新型所述延迟闭锁电路，由于闭锁电路由二个N-FET晶体管构成，因 N-FET晶体管的基极为高阻抗，基极电阻也为高阻抗，易于加长延迟时间，克服
了闭锁时间不足而容易受干扰与无法产生延迟闭锁功能的缺点。 下文将举若干实施例，并结合附图作进一步详细说明。
图l是现有闭锁电路图示；
图2是现有延迟闭锁电路图示；
图3是本实用新型第一种实施例的延迟闭锁电路图示； 图4是本实用新型第二种实施例的延迟闭锁电路图示； 图5是本实用新型第二种实施例的延迟闭锁电路图示。
具体实施方式
第一实施例
请参照图3，为本实用新型第一种实施例的延迟闭锁电路图示。如图3所示，本实用新型之延迟闭锁电路包括 一触发电路l,由一PNP电晶体Q1及电阻R1、R2、 R3构成，在Q1基极电阻R2输入低电平触发信号时，Ql集电极输出一触发信号至闭锁电路2; —闭锁电路2，用以产生闭锁信号，由二个N-FET晶体管Q2、Q3构成，所述二个N-FET晶体管的基极均通过一基极电阻R4与触发电路1连接；一延迟电路，由电容C1与基极电阻R4组成，用以产生延迟闭锁信号。
根据本实用新型，由于N-FET晶体管Q2、 Q3的基极电阻R4较小，与电容Cl组成延迟电路，可以满足产生延迟闭锁信号的需要。
第二实施例
请参照图4,为本实用新型第一种实施例的延迟闭锁电路图示。如图4所示，本实用新型之延迟闭锁电路包括 一触发电路l,由一PNP电晶体Q1及电阻R1、R2、 R3构成，在Q1基极电阻R2输入低电平触发信号时，Ql集电极输出一触发信号至闭锁电路2; —闭锁电路2，用以产生闭锁信号，由二个N-FET晶体管Q2、Q3构成，所述二个N-FET晶体管的基极均通过一基极电阻R4与触发电路1连接；一延迟电路，由电容C1、放电电阻R5与基极电阻R4组成，用以产生延迟闭锁信号。
第三实施例
请参照图5,为本实用新型第 一种实施例的延迟闭锁电路图示。如图5所示，本实用新型之延迟闭锁电路包括 一触发电路l,由一PNP电晶体Q1及电阻R1、R2、 R3构成，在Q1基极电阻R2输入低电平触发信号时，Ql集电极输出一触发信号至闭锁电路2; —闭锁电路2，用以产生闭锁信号，由二个N-FET晶体管Q2、Q3构成，所述二个N-FET晶体管的基极均通过一基极电阻R4与触发电路1连接；一延迟电路，由电容C2、放电电阻R5与基极电阻R4组成，用以产生延迟闭锁信号。PNP电晶体Q1的基极增加一电容Cl,可滤除杂讯，提高抗干扰性。
除上述实施例外，本实用新型还可以有其他实施方式。凡釆用等同替换或等效变换形成的技术方案，均落在本实用新型要求的保护范围。
权利要求1、一种延迟闭锁电路，其特征在于所述延迟闭锁电路包括一触发电路，由一PNP电晶体电路构成，在输入低电平触发信号时，输出一触发信号至闭锁电路；一闭锁电路，用以产生闭锁信号，由二个N-FET晶体管构成，所述二个N-FET晶体管的基极均通过一基极电阻与触发电路连接；一延迟电路，用以产生延迟闭锁信号。
2、 权利要求l所述之延迟闭锁电路，其特征在于所述延迟电路为一电容， 一端连接至所述二个N-FET晶体管的基极，另一端接地。
3、 权利要求1所述之延迟闭锁电路，其特征在于所述延迟电路为一电容 与一电阻并联组成，其一端连接至所述二个N-FET晶体管的基极，另一端接地。
4、 权利要求1所述之延迟闭锁电路，其特征在于在所述PNP电晶体的基 极增加一电容。
专利摘要本实用新型公开了一种具有延迟功能的闭锁电路，包括由一个PNP电晶体电路构成的触发电路、由二个N-FET晶体管构成的闭锁电路及一延迟电路。本实用新型闭锁电路由二个N-FET晶体管构成，因N-FET晶体管的基极为高阻抗，基极电阻也为高阻抗，易于加长延迟时间，克服了闭锁时间不足而容易受干扰与无法产生延迟闭锁功能的缺点。
文档编号H03K5/13GK201341119SQ200820159708
公开日2009年11月4日 申请日期2008年10月27日 优先权日2008年10月27日
发明者孙晓瑞, 梁学龙, 陶学峰 申请人:力铭电子(苏州)有限公司