专利名称：基于芯片内建时钟晶振的智能自校准芯片及自校准方法
技术领域：
本发明属于微电子技术领域，具体涉及一种基于芯片内建时钾晶振的智 能自校准芯片，本发明还涉及基于芯片内建时钟晶振的智能自校准方法。
背景技术：
时钟晶振是在电子技术应用领域广泛使用的一种基础器件，提供各种各 样频率的标准方波，此种方波主要用于数字系统时钟，此方波主要有输出电 平值、高低电平占空比、上升/下降时间、驱动能力、频率等重要指标要求。
在电子系统当中，时钟晶振主要分为外部独立时钟晶振和芯片内建时钟 晶振两种。在整个系统应用中，外部独立时钟晶振可以根据系统的要求给出 一个比较精确的时钟频率，便于调整，如果有问题只是更换晶振即可，对于 芯片内建时钟晶振来说，更能节省系统成本，减少体积，同时便于控制系统 的稳定性，但是对于设计的时钟频率，由于现有的芯片生产工艺并不能很好
的控制其阻容值的精确度和晶圆位置误差等问题，其总误差在(+/-) 20%以 内都是有可能的，所以对芯片内建时钟晶振，主要是解决生产成品频率同设 计频率在一定范围内发散的问题。现在通行的方法是，在设计芯片的时候在 芯片中冗余的添加一些电阻、电容阵列，在得到产品后，通过更改这些电阻、 电容的连接关系来得到相对来说准确的频率。在这一调整过程中，如果要求 较准确的值就需要每片芯片都由人工完成测试和调整的工作，对于操作者的 要求较高，效率相当低下。如果只是类似于把(+/-) 20%的误差调整到(+/-) 10%的误差，则可以分生产批次进行统一调整。但是这两种方法都不理想。
发明内容
本发明的目的在于提供一种基于芯片内建时钟晶振的智能自校准芯片， 来实现内建于芯片中的基于芯片内建时钟晶振的自校准，能够同设计值高精 度匹配。
本发明的另一目的在于提供一种基于芯片内建时钟晶振的自校准方法， 能够将芯片的内建时钟晶振的频率误差值控制在制造工艺和理论误差的范 围内的任何误差值上。
本发明采用的技术方案为， 一种基于芯片内建时钟晶振的智能自校准芯 片，包括在芯片的内部设置有内建时钟晶振、电阻阵列、电容阵列、芯片功 能逻辑、自校准模块，芯片与时钟基准源连接，自校准模块又包括了频率比
较单元、累计单元、仲裁单元、数值加减单元和存储单元；所述的时钟基准 源的1A输出端同频率比较单元的3B输入端相连，内建时钟晶振的2A输出 端同频率比较单元的3A输入端相连，内建时钟晶振的2C输出端同芯片功 能逻辑的12A输入端相连，频率比较单元的3C输出端同仲裁单元的5A输 入端相连，累计单元的4A输出端同仲裁单元的5D输入端相连，仲裁单元 的5C输出端同数值加减单元的6C输入端相连接，仲裁单元的5B输出端同 存储单元的7A输入端相连，数值加减单元的6A输出端同频率比较单元的 3D输入端相连，数值加减单元的6A输出端还同累计单元的4B输入端相连， 数值加减单元的6B输出端同电容阵列的9A输入端相连，数值加减单元的 6B输出端还同电阻阵列的8A输入端相连，存储单元的7B输出端同电容阵 列的9C输入端相连，存储单元的7B输出端还同电阻阵列的8C输入端相连， 电阻阵列的8B输出端同内建时钟晶振的2B输入端相连，电容阵列的9B输 出端同内建时钟晶振的2D输入端相连。本发明采用的另一技术方案为， 一种基于芯片内建时钟晶振的智能自校 准方法，该方法采用上述的芯片结构，按照以下歩骤实施
步骤A、将初始确定的应用阵列位数中间数数值作为基准数据存入存储 单元中，应用阵列是指电阻、电容阵列，中间数数值是指应用了一半的电阻、 电容时的值；
步骤B、将步骤A的基准数据作为暂存数值输入存储单元中，根据暂存 数据进行判断， '
是最初的数据，其数据没有被确认为最终数据时，则进入步骤D; 是需要校准的情况，需要进行加减操作最初数据，则进入步骤C; 是已经校准过的情况，就直接应用确定的最终数据，则进入步骤H; 步骤C、利用数值加减单元对步骤B的暂存数据输出进行加减操作，得 到调整后的数据；
步骤D、根据步骤C得到的调整数据调整相应的电阻阵列、电容阵列， 得到对应的电阻、电容值*， '
步骤E、根据步骤D得到的电阻、电容值调整内建时钟晶振，得到调整 后的时钟频率，并将该调整后的时钟频率输入芯片功能逻辑中；
步骤F、利用频率比较单元，将步骤E得到的调整后的时钟频率与时钟 基准源给出的时钟基准源时钟频率进行频率比较，通过比较得到内建时钟晶 振是比预计的标准内建时钟频率大、小、还是相等，频率比较单元不停的进 行比较，并将结果实时输出到仲裁单元，如果调整后的时钟频率与时钟基准 源时钟频率不匹配，则返回到步骤B; '
步骤G、利用累计单元进行计时计次操作，如果计时计次数值没有达到 设计者自定义的额定值则返回到步骤B;步骤H、在存储单元中存储时钟频率校准好的最终数据，此数据即为校 准完成的结果数据。
本发明的自校准方法能够将芯片的内建时钟晶振的频率误差值控制在 制造工艺和理论误差的范围内的任何误差值上，并且校准过程中不需要人工 进行干预，对大批量的有内建时钟晶振芯片的生产具有革命性的效率和品质 的提高。
图1是本发明自校准芯片的结构框图； 图2是本发明自校准方法的工作流程图。
图中l.时钟基准源；2.内建时钟晶振；3.频率比较单元；4.累计单元； 5.仲裁单元；6.数值加减单元；7.存储单元；8.电阻阵列；9.电容阵列；10. 自校准模块；ll.芯片；12.芯片功能逻辑；A.应用阵列位数中间数数值；B. 暂存数值；C.加减操作；D.产生相应的时钟晶振频率；E.调整内建时钟晶振； F.两种频率进行比较；G计时计次；H.存储最终数据；I.结束；J.时钟基准源。
具体实施例方式
下面结合附图和具体实施方式
对本发明进行详细说明。 ' 见图1，本发明的自校准芯片结构是，包括在芯片11的内部设置有内建 时钟晶振2、电阻阵列8、电容阵列9、芯片功能逻辑12、自校准模块IO， 芯片11的外部与时钟基准源1连接，其中自校准模块10又包括了频率比较 单元3、可以计时计次的累计单元4、仲裁单元5、数值加减单元6和存储单 元7。时钟基准源1的1A输出端同频率比较单元3的3B输入端相连，内建 时钟晶振2的2A输出端同频率比较单元3的3A输入端相连，内建时钟晶 振2的2C输出端同芯片功能逻辑12的12A输入端相连，频率'比较单元3的3C输出端同仲裁单元5的5A输入端相连，累计单元4的4A输出端同仲 裁单元5的5D输入端相连，仲裁单元5的5C输出端同数值加减单元6的 6C输入端相连接，仲裁单元5的5B输出端同存储单元7的7A输入端相连， 数值加减单元6的6A输出端同频率比较单元3的3D输入端相连，数值加 减单元6的6A输出端还同累计单元4的4B输入端相连，数值加减单元6 的6B输出端同电容阵列9的9A输入端相连，数值加减单元6的6B输出端 还同电阻阵列8的8A输入端相连，存储单元7的7B输出端同电容阵列9 的9C输入端相连，存储单元7的7B输出端还同电阻阵列8的8C输入端相 连，电阻阵列8的犯输出端同内建时钟晶振2的2B输入端相，，电容阵 列9的9B输出端同内建时钟晶振2的2D输入端相连。
时钟基准源1为一个外部晶振或采用信号发生器提供信号源等情况，即 只要能提供一个稳定准确的时钟源就可以了，时钟基准源1是一个外部提供 的基准源，此基准源的频率越高精度越高则更有利于得到更精确的校准后的 芯片内建时钟。
芯片11是包括了常见的可以进行手工调节的内建时钟部分，内建时钟 晶振2、电阻阵列8、电容阵列9和自校准模块10。芯片功能逻,12是芯片 的所完成的功能逻辑部分，芯片内部构建一定数量的电阻、电容阵列，构建 的电阻、电容阵列的数量多少，根据要求调整的精度进行具体设定，这一部 分电阻、电容阵列主要是对内建时钟晶振进行阻容值的调整，以此达到调节 内建时钟晶振频率的目的，此部分根据不同芯片的要求不同，内建时钟晶振 2供给芯片功能逻辑12正常工作的标准时钟频率。
内建时钟晶振2是需要进行校准的目标晶振，此内建时钟晶振有一个设 计的目标值，供给芯片作为基础时钟使用。内建时钟晶振2为一取芯片内部的oscillator,基本可以适应各个型号，如各芯片制造厂商提供的oscillator 等，本发明内建时钟晶振的自校准方法可以针对各种不同的内建时钟晶振。
自校准模块10是基于芯片内建时钟晶振的自校准方法的核心部分，其 包括频率比较单元3、累计单元4、仲裁单元5、数值加减单元6、存储单元 7。自校准模块10对内建的时钟晶振是否达到设计目标值，进行智能化的校 准，使其迅速达到目标值，其精度主要取决于电阻、电容阵列的规模，其规 模越大，则精度越高，但其规模越大，则芯片的面积越大，所以此精度可根 据实际需要进行相应的调整，以得到精度和面积的最优比。
频率比较单元3采用标准比较器或者采用循环型计数器等计时高低电平 时间来实现，具体采用的种类和型号根据要求校准的时钟精度而定，频率比 较单元3是对时钟基准源1和内建时钟晶振2的时钟频率进行比较，比较是 以时钟基准源1作为基础进行的，通过比较得到内建时钟晶振2是比预计的 标准内建时钟大、小、还是相等，频率比较单元3不停的进行比较后将结果 实时输出，给出结果到仲裁单元5。
累计单元4为按次累计的标准计数器，如循环计数器等，其位数根据要 求校准的时钟精度而定，累计单元4是和频率比较单元3并行执行的，对频 率比较单元3比较的大、小、相等的结果在一段预定时间内进行计次累计， 看是否满足在此段时间内连续累计计数大、小、相等的次数，把累计结果情 况输出送到仲裁单元5。
仲裁单元5可以采用多种方式实现，如采用一般的编解码器对输入输出 数据进行操作，根据相应的情况进行编解码得出相应的操作，仲裁单元5是 对频率比较单元3输出的比较结果大、小、相等，同累计单元4输出的是否 满足连续达到一定量的大、小、相等的比较结果次数，进行仲裁，看是否内建时钟晶振2的时钟频率达到了预设的标准时钟，如果达到了，就把校准的基础数据传送给存储单元7，同时结束时钟的校准，如果没有达到，就把判断结果是偏大还是偏小的信息传送给数值加减单元6。数值加减单元6可以采用一个标准加法器实现加1、减1操作，每次给前值加1个值或给前值减1个值来实现此功能。仲裁单元5还会记录上一次调整数据是调整变大还是变小，如果在紧接着的一次调整结果是反向了，也就是说前一次是调整变大，后一次是调整变小，或者是前一次是调整变小，后一次是调整变大，出现此种情况则采用当前的数据作为校准后的数据，把此数据传输给存储单元7，
(存储单元7如为EEPROM、 OPT、寄存器等)，同时结束时钟的校准。数据加减单元6根据仲裁单元5给出的调整数据是偏大还是偏小的!言息，对基础的校准数据迸行相应的减小或者增加调整，把调整后的数据传送给电阻阵列8和电容阵列9，改变其电阻和电容值，同时对频率比较单元3和累计单元4进行复^^重新进行计算。存储单元7是对校准的最终数据进行保存，以此数据为依据更改电阻阵列8和电容阵列9的电阻电容值。
电阻阵列8最小为一个2X2的电阻阵列，最大根据设计精度要求和芯片可承受面积来确定，电阻的构成可为poly电阻、metal电阻、MOS电阻等等。电阻阵列8是每个电阻值都相同的电阻组成一个阵列，可以宇一定的范
围内通过串并联联通或关闭调整整个阵列的电阻输出值。
电容阵列9最小为一个2X2的电容阵列，最大根据设计精度要求和芯片可承受面积来确定，电容的构成可为poly电容、metal电容、MOS电容等等。电容阵列9是每个电容值都相同的电阻组成一个阵列，可以在一定的范围内通过串并联联通或关闭调整整个阵列的电容输出值。
本发明的方法是在现有的芯片内建时钟晶振的基础上，根据后期对精度的要求对电阻、电容阵列的规模进行相应的匹配，精度要求越高，则阻容阵列越大，精度要求越低，则阻容阵列越小。根据相应的阵列的位数数值大小，
建立相应的可更改的存储单元(如电可擦写可编程只读存储器EEPROM,等)，或者根据需要调整为单次写入的存储单元(如单次编程存.储器OTP，
等)，以此来调整电阻、电容阵列的阻容值。
本发明的工作原理为对于在存储单元中写入数值的确定，是通过自校准模块来实现的。在外部需要有一个较准确的且频率较高的频率源作为基准，对自校准模块设置有初始的目标频率值，此目标频率值可以根据所需要的目标值进行相应的调整。在自校准模块同时还设置有一个初始化的应用阵列位数中间数数值，此数值是对阻容阵列进行相应调整的基准值。自校准模块读入芯片内建时钟晶振的频率同目标频率值进行连续比较，在定的时间范围内，连续比较得到一个预定的次数值，则判断出芯片内建时钟晶振同目标频率值的差异，判断出其差异是偏大、偏小还是相同。如果初始就相同则把其初始化的应用阵列位数中间数数值写入到相应的可更改的存储单元(如EEPROM等)，或者单次写入的存储单元(如OTP等)，作为校准值，则此芯片的内建时钟晶振已经校准成为标准的频率。如果判断出其差异是偏大或偏小，则对其初始化的应用阵列位数中间数数值进行相应的加减操作，调整此数值，也就是对阻容阵列进行了相应的调整，则再次对自校准模块读入的芯片内建时钟晶振的频率同目标频率值进行连续比较，如果相等则记录此数值写入到相应的可更改的存储单元(如EEPROM等)，或者单次写入的存储单元(如OTP等)，作为校准值，则此芯片的内建时钟晶振已经校准称为标准的频率。如果还是同此次调整前类似的出现通向的差异，偏大的继续偏大，偏小的继续偏小，则继续对其初始化的应用阵列位数中间数数值进行相应的加减操作，继续完成上边的操作，直到得到相等的情况，把相等时的数值写
入到相应的可更改的存储单元(如EEPROM等)，或者单次写入的存储单元(如OTP等)，作为校准值，则此芯片的内建时钟晶振已经校准称为标准的频率。另外还有一种情况就是，在一次调整前，比较值是偏大(偏小)，在一次调整后，比较值就直接反向了是偏小(偏大)，并没有出现^等的情况，此种情况也就是已经达到了这个阻容阵列的精度极限值了，规定直接取当前值作为最终校准值，把此数值写入到相应的可更改的存储单元(如EEPROM等)，或者单次写入的存储单元(如OTP等)，作为校准值，则此芯片的内建时钟晶振已经校准称为标准的频率。这个频率同目标频率是有一个固有误差的，这个误差值在设计时是已经知道的，也就是说在阻容阵列的规模上和频率误差上取得了一个相应的平衡，此误差为设计可接受误差。参照图2，本发明的自校准方法，按照以下具体步骤实施将初始确定的应用阵列位数中间数数值A(应用阵列是指电阻、电容阵列，中间数数值是指应用了一半的电阻、电容时候的情况)为基准数据(对应存储于存储单元7中)，放入暂存数值B中(对应存储于存储单元7中)，根据暂存数据是否直接应用最初数据、是否需要进行加减操作数据、还是直接应用最终数据的这三种情况分别有三组流程进行，第一种，如果是最初数据则进行R1流程，按照此路径，暂存数值B (对应存储于存储单元7中)中的初始数据到产生相应的时钟晶振频率D (对应的通过电阻阵列8、电容阵列9和内建时钟晶振2构成)步骤，调整相应的阻容阵列得到对应阻容值，调整内建时钟晶振E (通过内建时钟晶振2实现)得到相应的调整时钟频率，此调整时钟频率与时钟基准源J(通过外部时钟基准源1得到)产生的源时钟频率进行频率比较F (通过频率比较单元3实现)，如果频率不一致则进行Nl流程返回到暂存数值B (对应存储于存储单元7中)阶段，在此情况下则要进行R3流程，如果满足一致的条件则进行Yl流程，进入到计时计次G (通过累计单元4实现)步骤，对满足此条件的情况进行在一定时间内的计数操作，如果计时计次值没有达到额定值则进行N2流程返回到暂存数值B (对应存储于存储单元7中)阶段，在此情况下则进行R3流程，如果达到了额定值则进行Y2流程，把此校准的数据值存入存储最终数据H (对应存储于存储单元7中实现)，则此校准过程进入结束I (对应存储于存储单元7中实现)阶段，校准流程结束。第二种，如果需要进行加减操作数据则进行R2流程，按照此路径，暂存数值B (对应存储于存储单元7中)中的初始数据送入到加减操作C (通过加减单元6实现)中根据Nl或N2流程返回的信息，进行加减操作，得到调整后的数据到产生相应的时钟晶振频率D (对应的通过电阻阵列8、电容阵列9和内建时钟晶振2构成)步骤，调整相应的阻容阵列得到对应阻容值，调整内建时钟晶振E (通过内建时钟晶振2实现)得到相应的时钟频率，此时钟频率同时钟基准源J (通过外部时钟基准源l得到)产生的时钟频率进行比较F(通过模块频率比较单元3实现)，由仲裁单元5做出处理指令，如果频率不一致则进行N1流程返回到暂存数值B (对应存储于存储单元7中)阶段，在此情况下则要进行R3流程，如果满足条件则进行Yl流程，进入到计时计次G (通过累计单元4实现)步骤，对满足此条件的情况进行在一定时间内的计数操作，如果没有达到额定值则进行N2流程返回到暂存数值B (对应存储于存储单元7中)阶段，在此情况下则进行R3流程，如果达到了额定值则迸行Y2流程，把此校准的数据值存入存储最终数据H (对应存储于存储单元7中实现)，则此校准过程进入结束I (对应存储于存储单元7中实现)阶段，校准流程结束。如果通过此过程还是不满足要求就继续通过Nl或N2流程返回暂存数值B(对应存储于存储单元7中)再次进行R2流程，直到满足要求，如果在一次调整前，两种频率进行比较F (通过频率比较单元3实现)的阶段，比较值是偏大(偏小)，在一次调整后，比较值就直接反向了是偏小(偏大)，并没有出现相等的情况，此种情况也就是已经达到了这个阻容阵列的精度极限值了，我们规定直接取当前值作为最终校准值，此种情况下则直接把此校准的数据值存入存储最终数据H (对应存储于存储单元7中实现)，则此校准过程进入结束I (对应存储于存储单元7中实现)阶段，校准流程结束。第三种，如果是已经校准过的情况就直接应用最终数据则进行R3流程，由暂存数值B (对应存储于存储单元7中)直接跳转到存储最终数据H (对应存储于存储单元7中实现)，则直接此校准过程进入结束I (对应存储于存储单元7中实现)阶段，校准流程结束。
通过这一智能自校准过程，能抵消生产工艺中做不准的固有^差，排除它对芯片内建时钟晶振精度的干扰，以及由其它相关因素引起的对芯片内建时钟晶振精度的干扰，进行归一化的智能自动调整使其进行收敛，得到预期的标准时钟。芯片的内建时钟晶振就会完全达到设计要求的频率，此误差从理论上来说可以达到零误差，但是根据相应的频率精度误差和芯片面积的综合考虑，可以把误差值控制在制造工艺和理论误差的范围内的任何误差值上，即在(+/-) 20%到0区间内。这个智能化的自校准过程不需要人工进行干预，其速度根据校准的目标频率相关，其具体时间是人所不能麵觉的，对大批量的有内建时钟晶振芯片的生产有革命性的效率和品质的提高。
权利要求
1、一种基于芯片内建时钟晶振的智能自校准芯片，包括在芯片(11)的内部设置有内建时钟晶振(2)、电阻阵列(8)、电容阵列(9)、芯片功能逻辑(12)、自校准模块(10)，芯片(11)与时钟基准源(1)连接，其特征在于自校准模块(10)又包括了频率比较单元(3)、累计单元(4)、仲裁单元(5)、数值加减单元(6)和存储单元(7)，所述的时钟基准源(1)的1A输出端同频率比较单元(3)的3B输入端相连，内建时钟晶振(2)的2A输出端同频率比较单元(3)的3A输入端相连，内建时钟晶振(2)的2C输出端同芯片功能逻辑(12)的12A输入端相连，频率比较单元(3)的3C输出端同仲裁单元(5)的5A输入端相连，累计单元(4)的4A输出端同仲裁单元(5)的5D输入端相连，仲裁单元(5)的5C输出端同数值加减单元(6)的6C输入端相连接，仲裁单元(5)的5B输出端同存储单元(7)的7A输入端相连，数值加减单元(6)的6A输出端同频率比较单元(3)的3D输入端相连，数值加减单元(6)的6A输出端还同累计单元(4)的4B输入端相连，数值加减单元(6)的6B输出端同电容阵列(9)的9A输入端相连，数值加减单元(6)的6B输出端还同电阻阵列(8)的8A输入端相连，存储单元(7)的7B输出端同电容阵列(9)的9C输入端相连，存储单元(7)的7B输出端还同电阻阵列(8)的8C输入端相连，电阻阵列(8)的8B输出端同内建时钟晶振(2)的2B输入端相连，电容阵列(9)的9B输出端同内建时钟晶振(2)的2D输入端相连。
2、 一种基于芯片内建时钟晶振的智能自校准方法，其特征在于该方法采用一种芯片结构，该结构包括在芯片(11)的内部设置有内建时钟晶 振(2)、电阻阵列(8)、电容阵列(9)、芯片功能逻辑(12)、自校准模块 (10)，芯片(11)的外部与时钟基准源(1)连接，所述的自校准模块(10)又包括了频率比较单元(3)、累计单元(4)、 仲裁单元(5)、数值加减单元(6)和存储单元(7)，所述的时钟基准源(1)的1A输出端同频率比较单元(3)的3B输入 端相连，内建时钟晶振(2)的2A输出端同频率比较单元(3)的3A输入 端相连，内建时钟晶振(2)的2C输出端同芯片功能逻辑(12)的12A输 入端相连，频率比较单元(3)的3C输出端同仲裁单元(5)的5A输入端 相连，累计单元(4)的4A输出端同仲裁单元(5)的5D输入端相连，仲 裁单元(5)的5C输出端同数值加减单元(6)的6C输入端相蓬接，仲裁 单元(5)的5B输出端同存储单元(7)的7A输入端相连，数值加减单元 (6)的6A输出端同频率比较单元(3)的3D输入端相连，数值加减单元 (6)的6A输出端还同累计单元(4)的4B输入端相连，数值加减单元(6) 的6B输出端同电容阵列(9)的9A输入端相连，数值加减单元(6)的6B 输出端还同电阻阵列(8)的8A输入端相连，存储单元(7)的7B输出端 同电容阵列(9)的9C输入端相连，存储单元(7)的7B输出端还同电阻 阵列(8)的8C输入端相连，电阻阵列(8)的8B输出端同内i时钟晶振 (2)的2B输入端相连，电容阵列(9)的9B输出端同内建时钟晶振(2) 的2D输入端相连，该方法利用上述芯片结构，按照以下步骤实施-步骤A、将初始确定的应用阵列位数中间数数值作为基准数据存入存储 单元(7)中，应用阵列是指电阻、电容阵列，中间数数值是指应用了一半的电阻、电容时的值；步骤B、将步骤A的基准数据作为暂存数值输入存储单元(7)中，根 据暂存数据进行判断，是最初的数据，其数据没有被确认为最终数据时，则进入步骤D;是需要校准的情况，需要进行加减操作最初数据，则进入步骤C;是已经校准过的情况，就直接应用确定的最终数据，则进入步骤H;步骤C、利用数值加减单元(6)对步骤B的暂存数据输出进行加减操 作，得到调整后的数据；步骤D、根据步骤C得到的调整数据调整相应的电阻阵列(8)、电容阵 列(9)，得到对应的电阻、电容值；步骤E、根据步骤D得到的电阻、电容值调整内建时钟晶振(2)，得到 调整后的时钟频率，并将该调整后的时钟频率输入芯片功能逻辑(12)中；步骤F、利用频率比较单元(3)，将步骤E得到的调整后的时钟频率与 时钟基准源(1)给出的时钟基准源时钟频率进行频率比较，通过比较得到 内建时钟晶振(2)是比预计的标准内建时钟频率大、小、还是相等，频率 比较单元(3)不停的进行比较，并将结果实时输出到仲裁单元(5)，如果 调整后的时钟频率与时钟基准源时钟频率不匹配，则返回到步骤B;步骤G、利用累计单元(4)进行计时计次操作，如果计时计次数值没 有达到设计者自定义的额定值则返回到步骤B;步骤H、在存储单元(7)中存储时钟频率校准好的最终数据，此数据 即为校准完成的结果数据。
全文摘要
本发明公开了一种基于芯片内建时钟晶振的智能自校准芯片，还公开了基于该芯片的智能自校准方法，将初始确定的应用阵列位数中间数数值作为基准数据存入存储单元中；将基准数据作为暂存数值输入存储单元中，根据暂存数据进行判断是最初的数据、或者是需要校准的情况、或者是已经校准过的情况；对暂存数据输出进行加减操作得到调整数据；根据调整数据调整相应的电阻阵列、电容阵列以及调整后的时钟频率，并将该调整后的时钟频率与基准源时钟频率进行比较，再进行计时计次操作，循环进行，找到最优值，在存储单元中存储时钟频率校准好的最终数据。本发明的自校准方法能将芯片内建时钟晶振的时钟频率误差值控制在更高精度的范围内。
文档编号H03L7/06GK101552606SQ20091002227
公开日2009年10月7日 申请日期2009年4月29日 优先权日2009年4月29日
发明者余宁梅, 曹新亮, 喆 杨, 维 高 申请人:西安理工大学