专利名称：低编码复杂度多元非规则ldpc码的设计的制作方法
技术领域：
本发明涉及一种数字通信系统用于数据传输纠错的编译码器，特别是纠错编码领 域中关于低编码复杂度多元非规则LDPC码校验矩阵的设计和优化构造。
背景技术：
随着无线数字通信的发展以及各种高速率、突发性强的业务的出现，人们对纠 错编码技术提出了越来越高的要求。与经典的BCH码、RS码、卷积码相比，现在的涡轮码 (Turbo码)和低密度奇偶校验码(LDPC^g)更加逼近香农容量限。但是Turbo码的译码 延迟大，错误平层(error floor)高，信道容量与迭代译码的阈值之间都有一定的距离。与 Turbo码比较，LDPC码的译码器不仅可以并行实现，复杂度低，而且错误平层低，特别是多 元LDPC码，抗突发能力强，误码率低，它有比二元域LDPC码更重的列重，同时还有和二元域 LDPC码相似的二分图结构。因而具有较二进制LDPC码更好的性能。但是LDPC码的稀疏校 验矩阵H对应的生成矩阵G往往是高密度的，这就增加了编码器的存储和实现复杂度。特 别是这种复杂度与码长呈二次关系。基于以上问题，本文提出一种低编码复杂度多元非规则LDPC码的构造方法。它具 有多进制LDPC码的良好纠错性能，又能够高效快速的进行编码。在构造其校验矩阵时，我 们首先采用边信息转移图(EXIT harts)进行度的选择和优化，然后用渐进边增长(PEG)算 法确定校验矩阵，最后将校验矩阵进行列变换，用双对角线方阵代替校验矩阵的子矩阵，构 成新的校验矩阵。该构造方法不仅增大了因子图中的最小环长，提高了迭代译码的性能，还 大大降低了编码复杂度，便于硬件实现。
发明内容
本发明构造的多元非规则LDPC码，其编码器与校验矩阵具有对应关系，在进行简 单编码的同时，可实现高性能的快速译码。该多元非规则LDPC码的校验矩阵由两部分组 成，H= [HijH2J0其中H2是一个由累加器决定的双斜对角矩阵，其行重列重均为2。多元非 规则LDPC码设计的关键是度的分布与优化，以及校验矩阵的结构设计与优化。编码过程即 根据校验矩阵H直接计算校验位，而不需要生成矩阵G。最后根据校验矩阵H进行BP-FFT 译码。本发明给出具有低编码复杂度多元非规则LDPC码的构造方法。包括采用EXIT实 现度的分布与优化，用PEG方法构造校验矩阵和校验矩阵结构的进一步优化。1、低编码复杂度多元非规则LDPC码结构低编码复杂度多元非规则LDPC码的校验矩阵H由两部分组成，H = [H1,H2](见图 1)，其中H1是个MXN矩阵(如图2)，N是码长，M为校验位长度。H2是由累加器确定的具
有双对角线结构的MXM矩阵(如图3)，码率
权利要求
1. 一种低编码复杂度多元非规则LDPC码的设计，编码过程简单，不需要生产矩阵G，而 是通过计算校验位直接完成编码，其编码复杂度低，又因采用边信息转移图(EXIT harts) 进行度的选择和优化，用渐进边增长(PEG)算法确定校验矩阵，有效增大了其因子图中的 最小环长，从而提高了迭代译码的性能。
2.如权利要求1所述的LDPC码校验矩阵的度分布，其行列度分布是根据边信息转移图 (EXIT charts)优化得到的，确保了 LDPC码迭代译码的收敛特性。
3.如权利要求1所述的LDPC码校验矩阵的构造，其特征在于用渐进边增长(PEG)算 法，逐条放置符号节点和校验节点之间的边，使每一条新加人的边尽可能小的影响目前图 的最小环长。
4.如权利要求1所述的LDPC码校验矩阵的结构优化，其特点在于用双对角线方阵来代 替校验矩阵右侧子矩阵，最后得到校验矩阵H = [H1, H2]，H2是一个双对角线矩阵。
5.如权利要求1所述的LDPC码的编码，其特点在于根据校验矩阵结构，直接计算校验 位完成编码，编码复杂度低，便于硬件实现。
全文摘要
本发明提出了一种具有低编码复杂度多元非规则LDPC码的设计方法，包括采用边信息转移图(EXIT charts)实现度的分布与优化，用渐进边增长(PEG)方法构造校验矩阵，最后对校验矩阵进行列变换，用双对角线矩阵代替校验矩阵的子矩阵，完成校验矩阵的结构优化。本发明设计的多元非规则LDPC码的校验矩阵H由两部分组成，H＝[H1，H2]。其中H2是一个由累加器决定的双斜对角矩阵，其行重列重均为2。具有该结构的LDPC码可根据校验矩阵的结构，通过计算校验位直接完成编码，而不需要生产矩阵G，其编码过程简单，复杂度低，便于硬件实现。同时又因其采用EXIT图进行度的选择和优化，用PEG算法确定校验矩阵，有效增大了其因子图中的最小环长，从而提高了迭代译码的性能。
文档编号H03M13/11GK101997552SQ20091016430
公开日2011年3月30日 申请日期2009年8月31日 优先权日2009年8月31日
发明者于清苹, 史治平, 燕兵 申请人:电子科技大学