专利名称：数字模拟转换器的制作方法
技术领域：
本发明的标的物通常涉及数字模拟转换器。
背景技术：
数字模拟转换器(DAC)是一种用于将数字代码转换为模拟信号的装置。举例来说，DAC可将8位的数字信号转换为具有表示数字代码的振幅的输出电压或电流。DAC的两个共用实例是"R-串"DAC及"R-2R梯形"DAC。另一实例是并联电阻器架构(PRA) DAC。 PRA-DAC胜过"R-串"DAC及"R-2R梯形"DAC的优点包含与"R-2R梯形"DAC相比，PRA-DAC具有恒定的输出阻抗及固有的单调性。
当输入(例如，数字代码)改变时，DAC的输出(例如，模拟信号)在称为稳定时间的延迟后稳定到一个值。所述稳定时间取决于所述DAC的输出电阻Rout及在所述DAC输出处的电容性负载CL。明确来说，所述稳定时间取决于可由Rout与CL的乘积界定的时间常数。所述稳定时间可限制所述DAC的转换速度。
发明内容
本发明揭示一种PRA-DAC。所述PRA-DAC可操作以增加其转换速度。PRA-DAC的优点是其转换速度可增加而(i)不影响电阻器匹配，由此维持PRA-DAC的线性；及(ii)不增加精细稳定周期期间的功率消耗。
图1是图解说明实例性PRA-DAC的示意性电路图。
图2是包含图1的PRA-DAC中的可调整电阻元件的实例性电阻值的图示。图3是图解说明实例性稳定时间的图示。在各图式中，相同的参考符号指示相同的元件。
具体实施例方式
,翔丝尸/L4-D」C
图1是图解说明实例性PRA-DAC 100的示意性电路图。在此实例中，PRA-DAC100是接收具有N个位的数字输入D (例如，do、山、…、dN.。的N位DAC。基于所接收的D， PRA-DAC 100产生模拟电压输出Vout。在一个实例中，Vout可随D单调地增加。例如，如果D,〉D2，那么VoutD1>VoutD2。
PRA-DAC 100包含电阻网络。所述电阻网络包含2W组并联电阻元件110。在一些实施方案中，电容性负载CL可在PRA-DAC100的输出处耦合到所述电阻网络。在此实例中，所述组并联电阻元件110中的每一者包含电阻元件RA及电阻元件RB。所述组并联电阻元件110具有大致相同的电阻R = RA + RB。所述组并联电阻元件中的一者110a连接到接地GND。所述组并联电阻元件中的2N-1者110b耦合到第一开关网络。所述第一开关网络包含开关S1、 S2、…、S2N-1。 Sl到S2"-1可控制所述2W-1组并联电阻元件110b连接到参考电压Vref或连接到GND。
Sl到S2N-1基于由解码器120产生的控制字连接所述组并联电阻元件110b。举例来说，Sl到S2^1可经配置以使得如果接收到表示逻辑1的控制信号那么开关将连接的电阻器连接到Vref;且如果接收到表示逻辑0的控制信号那么所述开关将所述连接的电阻器连接到GND。还可使用其它参考电平。在一些实施方案中，开关可以是经加偏压以起开关一样的作用的晶体管。可能有其它实施方案。
解码器120基于所接收的D产生2N-1位控制字。在一些实施方案中，所述控制字中的每一控制位对应于开关S1到S2^1中的一者。基于所述对应控制位，S1到S21^1可将所述组并联电阻元件110b连接到Vref或GND。在一些实施方案中，所述控制字可以是D的经解码的表示。对于给定D (例如，D为0与2N-1之间的整数)，2N-1个控制位中的D者可处于逻辑1且所述控制位中的2N-D者可处于逻辑0。在一些实施方案中，由于解码器120经配置以产生所述2^1个控制信号中处于逻辑1的D者，因
此所述组并联电阻元件110中的D者连接到Vref且2N-D个电阻器连接到GND。
因此，PRA-DAC 100可基于连接到Vref的所述组并联电阻元件110与连接到GND的所述组并联电阻元件110之间的分压产生Vout。在一些实施方案中，Vref与Vout
之间的等效电阻大约为S ，且Vout与GND之间的等效电阻大约为^F^ 。 PRA-DAC100可根据以下方程式基于D (Vout (D))产生Vout:一李Z)学
PRA-DAC 100可产生相对于D大致单调的Vout (D)。举例来说，当D以1递增(例如，从D递增到D+1)时，将额外电阻元件连接到Vref。因此，Vout (D)小于Vout(D+l)。在一些实施方案中，PRA-DAC 100的单调性质大致独立于所述组并联电阻元件110的匹配质量。举例来说，如果所述组并联电阻元件110匹配不佳，从而导致跨越所述组并联电阻元件110的高度变化的电阻，那么PRA-DAC 100的所述单调性质仍可大致保持，因为仍有较多的电阻连接到Vref。
如图所示，PRA-DAC 100从Vref汲取参考电流Iref。在此实例中，Iref首先从Vref处的节点穿过D组并联电阻元件110流到Vout处的节点，且接着从Vout穿过2N-D组并联电阻元件110流到GND。取决于D， Iref (D)可表达为= S 阿-一, A ，且
2W —￡)
7 。
根据以上方程式，Iref (D)可表达为:
2W _D 。
通过重排以上方程式，Iref (D)可表达为 /^/(李".(2w—").M，或
/re/(D) = Z).(2w_D).，，其中Z朋-^。
应注意，Iref (D)是取决于D的二阶多项式。Iref (D)在D岣时具有最小值。
Iref (D)的所述最小值为 /國=耐(D = 0) = 0 。
在中间标度(2N")时，Iref (D)增加到最大值。Iref (D)的所述最大值为 / = = 2W-') = 2W-2. ^ = 22A/-2.，。
max ■/ V / 7 o
在中间标度之后，Iref (D)对称地减少到
PRA-DAC IOO在D处的输出电阻(Rout (D))包含与2W -D并联的电阻^ 。
解所述等效电阻，Rout (D)可表达为 2 ，其中Rout独立于D。
凝定霸i存炎速度
当D改变时，V0Ut (D)在称为稳定时间tsETTLE的延迟之后稳定到一个值(例如，
D 翌
终值)。举例来说，当Vout (D)与'7相差小于J (例如，
T, …、W、 潔
2 2 )时，可认为Vout (D)已稳定到其终值。
由于PRA-DAC 100的转换速度fs (例如，D的改变速率)取决于tSETIXE，因此
1 r —丄
fs不会大于^"^。举例来说，取决于D的改变速率，A (例如，D的周期)时
D 翌
的Vout (D)可与'7相差大于J (例如:
fs的最大值可表达为 1
肠"Z))-(D学)
雄
>
2 )。因此，
力
6如先前所解释，tsETTw取决于^f 。 ^(可表达为
r胁.=肠？. C￡ = f . c丄
对于一阶系统，V0Ut (D)以指数方式稳定且可表达为
Fow"0 = Fo W = 0) + [Fo裤=oo) _ Fo裤=O)]. [1 — exp(--)]
^r爐'时的V0Ut (t)可表达为 表达式[l]
= r)=Fo裤=0) +『o裤=o)) - = O)]. [1 - exp(-^^)]
通过简化，"^(h^f)可表达为
0 = z"脏)《肠"f = 0) + 0.63. = oo) - Fb裤=O)]。
对于一阶系统，tsETTXE与^W:之间的关系也可取决于N。同样地，当Vout (D)
与化，相差小于，时，可认为Vout (D)已稳定到其终值。此条件还可表达为: 表达式[2]
为:
通常，^n</ = 0) = 0i^^(f = oo) = ^e/。通过使用表达式[l]， Vout (t)可表达 表达式[3]
Fo《)=Fre/. [1 - exp(-~^)]
通过使用表达式[3]及表达式[2]，所述条件可表达为
^/-W/.[l_eXp(-^m)]〈紫，或
通过使用纳皮尔(neperian)对数，所述条件可表达为: ln[exp(-^m)]〈ln[;]，或
<-(7V + l).ln(2)
因此，所述条件可表达为
■SETTLE
tSETTLE > (iV +1). ln(2) i ow/ C丄，或
tsETTLE〉(iV + l).ln(2).^C丄，丝尸W-A4C游織淑
如先前所论述，fs取决于tsETTLE， tsETTLE取决于^C，且^C取决于R0Ut。因此，
可通过减小PRA-DAC 100的Rout来减小tSETTLE。永久地减小Rout可导致可与Rout 的减小成比例的增加的功率消耗。此外，举例来说，减小所述PRA-DAC中的电阻元 件的电阻可降低电阻器匹配(例如，匹配所述组并联电阻元件110中的实际电阻值， 包含RA及RB的实际电阻值)的质量。举例来说，在各种实施例中，电阻器RA (例 如，耦合到S1的RA、耦合到S2的RA及耦合到S3的RA等等)的实际电阻值优选 地被匹配或是大致相同的值。作为另一实例，电阻器RB (例如，耦合到S1'的RB、 耦合到S2'的RB及耦合到S3'的RB等等)的实际电阻值优选地被匹配或是大致相 同的值。
如果所述电阻元件的电阻减小，那么所述电阻器匹配可变得(例如)较易受寄生 电阻(例如，电阻器之间的开关及金属布线的寄生电阻)的影响。由于所述组并联电 阻元件110的实际电阻可能不是大致相同的值，因此(例如)连接到Vref的所述组并 联电阻元件110之间的分压可变化，由此影响Vout。由于PRA-DAC 100的线性取决 依于所述电阻器匹配，因此所述线性可减小。
参照图1， PRA-DAC 100可操作以暂时减小Rout。在解码器120处接收的第一输 入信号Pffll (例如，时钟信号)可设定fs。所述组并联电阻元件110中的电阻元件 RA可耦合到第二开关网络。所述第二开关网络包含开关S0' 、Sl' 、S2' 、*"、S(2N-1)'。 所述第二开关网络可操作以响应于第二输入信号PHI2而短接电阻元件RA。举例来说， 当PHI2为高(例如，由逻辑l表示)时，所述第二开关网络可短接电阻元件RA。或 者，当PHI2为低(例如，由逻辑0表示)时，所述第二开关网络断开。可使用其它 参考电平。
当所述第二开关网络断开时，所述组并联电阻元件110具有电阻R^RA+RB。短 接电阻元件RA致使所述组并联电阻元件110具有电阻R二 RB。由于i o^(D)-^，
因此R0Ut减小。因此，^C及tsET几E减小，且fs可增加。
图2是包含图1的PRA-DAC中的可调整电阻元件的实例性电阻值的图示200。 图示200还包含用于操作(例如，断开及闭合)图1的S1到S2N-1的控制信号S。如
图2中所示，PHI1可用于暂时减小Rout。
PHI2可取决于PHIl。明确地说，PHI2在PHI1的时钟周期的第一部分内可以是 高的。所述第一部分可对应于粗略稳定周期，其中R:B。在粗略稳定期间，Vout(t)
因对应的时间常数^^=^|^而稳定。PHI2的第一部分之后可跟随有PHI1的所述
时钟周期的第二部分，其中PHI2是低的。所述第二部分对应于精细稳定周期，其中R
=RA+RB。在精细稳定期间，Vout (t)因对应的时间常数2=^^而稳定。
由于R0Ut在PHI1的所述时钟周期的第一部分期间暂时减小，因此^C及tsETTLE可在PHIl的所述时钟周期的第一部分期间减小。此外，由于R可在PHIl的所述时钟 周期的第二部分期间等于(RA+RB)，因此PRA-DAC 100的线性可在PHI1的所述时 钟周期的第二部分期间得以维持。此外，PRA-DAC 100的增加的功率消耗可限制在 PHI1的所述时钟周期的第一部分。
图3是图解说明实例性稳定时间的图示300。明确地说，图3图解说明其中
^5 =丄^的PRA-DAC的实例性稳定时间。因此，r^c:^^:且 2 2 , C丄
= 。当Rout暂时减小时，Vout在 7,时稳定到终值的大约63%
(例如，如由曲线310所图解说明)，此比Rout未暂时减小时(例如，如由曲线320
在f"爐"时所图解说明)快大约三倍。另夕卜，当Rout暂时减小时，tSETTLE1<tSETTLE2。
在所述实例中，己配置PHI2以使粗略稳定周期等于^^。在粗略稳定之后，跟 随其后的精细稳定周期对应于^,2。在一些实施方案中，可产生PHI2以使PHI2在 PHI1的整个时钟周期内是高的。可能有其它配置。
尽管上文描述了 PRA-DAC的一个实施方案(例如，图1的PRA-DAC 100)，但 也可能有其它实施方案。举例来说，PRA-DAC可包含允许所述PRA-DAC暂时减小 Rout的其它架构。举例来说，可使用其它类型的电阻元件(例如，晶体管)。作为另 一实例，PRA-DAC的电阻元件可以是可调整电阻元件(例如，可变电阻器)。作为 另一实例，图1的所述组并联电阻元件110可替代地包含并联的切换的电阻器。
本文已描述本发明的若干实施方案。然而，应理解，可对本发明做出各种修改， 其并不背离本发明的精神及范围。因此，其它实施方案归属于以上权利要求书的范围 内。
权利要求
1、一种数字模拟转换器(DAC)，其包括电阻网络，其包含一组电阻元件，所述电阻网络具有第一电阻及第二电阻，所述第一电阻用于至少由电容性负载及所述第一电阻确定的所述DAC的稳定时间的第一部分，所述第二电阻用于至少由所述电容性负载及所述第二电阻确定的所述DAC的所述稳定时间的第二部分，其中所述第二电阻大于所述第一电阻；及第一开关网络，其耦合到所述组电阻元件且可操作以响应于第一输入信号及控制信号而从所述组电阻元件中选择一个或一个以上电阻元件。
2、 如权利要求1所述的DAC，其中所述第二部分跟随在所述第一部分之后。
3、 如权利要求1所述的DAC，其中所述组电阻元件包含若干子组电阻元件，所述子组电阻元件各自包含串联耦合到第二电阻元件的第一电阻元件，所述第二电阻元件并联耦合到第二开关网络，所述第二开关网络可操作以接收第二输入信号且在所述稳定时间的所述第一部分内短接所述第二电阻元件。
4、 如权利要求1所述的DAC，其中所述组电阻元件包含第一子组电阻元件及第二子组电阻元件，所述第二子组电阻元件耦合到第二开关网络，所述第二开关网络可操作以响应于第二输入信号而在所述第一电阻与所述第二电阻之间切换所述电阻网络。
5、 如权利要求4所述的DAC，其中所述第二输入信号取决于所述第一输入信号。
6、 如权利要求1所述的DAC，其中所述电阻网络可操作以耦合到所述电容性负载。
7、 如权利要求6所述的DAC，其中所述DAC的所述稳定时间等于所述DAC的输出电阻与所述电容性负载的电容的乘积。
8、 如权利要求1所述的DAC，其进一步包括解码器，其耦合到所述第一开关网络且可操作以产生所述控制信号。
9、 一种方法，其包括响应于第一输入信号及控制信号，从数字模拟转换器(DAC)的电阻网络中的第一组电阻元件中选择一个或一个以上电阻元件；及将所述电阻网络的电阻从第一电阻切换到第二电阻，所述第一电阻用于至少由电容性负载及所述第一电阻确定的所述DAC的稳定时间的第一部分，所述第二电阻用于至少由电容性负载及所述第二电阻确定的所述DAC的所述稳定时间的第二部分，其中所述第二电阻大于所述第一电阻。
10、 如权利要求9所述的方法，其中所述第二部分跟随在所述第一部分之后。
11、 如权利要求9所述的方法，其中切换所述电阻网络的电阻包括响应于第二输入信号而短接所述第一组电阻元件中的一子组电阻元件。
12、 如权利要求9所述的方法，其中所述DAC的所述稳定时间等于所述DAC的输出电阻与耦合到所述DAC的所述电容性负载的电容的乘积。
13、 一种数字模拟转换器(DAC)，其包括电阻网络，其包含第一组电阻元件；及第一开关网络，其耦合到所述电阻网络且可操作以响应于第一输入信号及控制信号而从所述第一组电阻元件中选择一个或一个以上电阻元件，其中所述第一组电阻元件具有可调整电阻，所述可调整电阻可操作以暂时减小所述DAC的输出电阻。
14、 如权利要求13所述的DAC，其中所述电阻网络可操作以耦合到电容性负载。
15、 如权利要求14所述的DAC，其中所述DAC的稳定时间等于所述DAC的所述输出电阻与所述电容性负载的电容的乘积。
16、 如权利要求13所述的DAC，其中所述第一组电阻元件包含具有可变电阻的电阻元件。
17、 如权利要求13所述的DAC，其中所述第一组电阻元件包含若干子组电阻元件，所述子组电阻元件各自包含串联耦合到第二电阻元件的第一电阻元件，所述第二电阻元件并联耦合到第二开关网络，所述第二开关网络可操作以接收第二输入信号且短接所述第二电阻元件。
18、 如权利要求13所述的DAC，其进一步包括解码器，其耦合到所述第一开关网络且可操作以产生所述控制信号。
全文摘要
本发明提供用于将数字代码转换为模拟信号的方法、系统及设备。本文揭示一种数字模拟转换器(DAC)，具体说来是一种并联电阻器架构(PRA)DAC。所述PRA-DAC可操作以增加其转换速度。在一个方面中，DAC包含电阻网络，其包含一组电阻元件，所述电阻网络具有第一电阻及第二电阻，所述第一电阻用于至少由电容性负载及所述第一电阻确定的所述DAC的稳定时间的第一部分，所述第二电阻用于至少由所述电容性负载及所述第二电阻确定的所述DAC的所述稳定时间的第二部分，其中所述第二电阻大于所述第一电阻；及第一开关网络，其耦合到所述组电阻元件且可操作以响应于第一输入信号及控制信号而从所述组电阻元件中选择一个或一个以上电阻元件。
文档编号H03M1/66GK101662286SQ20091016753
公开日2010年3月3日 申请日期2009年8月21日 优先权日2008年8月26日
发明者若昂·佩德罗·安图内斯·卡雷拉, 蒂埃里·苏代, 迪迪埃·达维诺 申请人:爱特梅尔公司